JPS61296743A - チツプキヤリア - Google Patents

チツプキヤリア

Info

Publication number
JPS61296743A
JPS61296743A JP60141044A JP14104485A JPS61296743A JP S61296743 A JPS61296743 A JP S61296743A JP 60141044 A JP60141044 A JP 60141044A JP 14104485 A JP14104485 A JP 14104485A JP S61296743 A JPS61296743 A JP S61296743A
Authority
JP
Japan
Prior art keywords
semiconductor element
metal base
cap
metal
seal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60141044A
Other languages
English (en)
Inventor
Shigenari Takami
茂成 高見
Jiro Hashizume
二郎 橋爪
Tatsuhiko Irie
達彦 入江
Hajime Sugiyama
肇 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP60141044A priority Critical patent/JPS61296743A/ja
Publication of JPS61296743A publication Critical patent/JPS61296743A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/60—Seals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導素子のチップキャリアに関する。
〔背景技術〕
従来のチップキャリアには、第５図乃至第３図に示す各
従来例の様に、セラミックベースまたはエポキシ樹脂ベ
ースのプリント回路基板（１）が用いられている。そし
て、その上に実装された半導体素子（３）の風封止方法
には第１図に示すように対土用枠（１８）と上蓋（１９
）を接着剤（１６）で半導体素子（３）を覆うようにプ
リント回路基板（１）に配置したもの、第３図の例のよ
うに、接着材（１６）によるキャンプ（２）の接着によ
る冠着、あるいは第２図の例のように、エポキシ樹脂等
の合成樹脂（１０）で、直接半導体素子を樹脂封止する
方法がとられている。
一方、チップキャリアの一つであるピングリッドアレイ
の回路基板には、主にセラミック基板が用いられておた
、その封止値は封止用キャップを用いガラスシールによ
り行われている。これによれば、封止の信組性は非常に
優れたものとなる。
しかし最近、半導体素子の放熱性、さらには′チップキ
ャリアとしてのコストの面から、金属ベースのプリント
回路基板をビングリッドアレイに用いることが検討され
ている。ところが、第１図及び第３図に示した従来例と
同じ構造で、金属ベースのプリント回路基板のピングリ
ントアレイを封止しようと第４図に示すように、上に、
回路面を形成するため金属ベース上に設けたｖ１３縁層
（１０）と金属ベース（１８）との接着部及び絶縁層（
１０）自体から湿気が侵入する。これは接着部や絶縁層
を形成するエポキシ樹脂等が吸湿性に富むこと等を理由
としている。半導体素子にとって湿気は悪く影響を与え
、半導体素子の性能の劣下にも及ぶため、このタイプの
ピングリッドアレイは封にかんして耐湿性に劣る欠点が
あった。
〔発明の目的〕
本発明は、金属ベースの回路基板を用いたチップキャリ
アに実装する半導休業の封止に関して耐湿性を向上させ
ることを目的とする。
〔発明の開示〕
本発明は、金属ベースのプリント回路基板（１）の回路
面上に絶縁層（１０）を介して実装した半導体素子（３
）の封止を、半導体素子（３）のまわりの絶縁層（１０
）より金属ベースを露出させ、その部分に半導体素子（
３）にかぶせて封止する基キャップ（２）のスカート部
をハーメチッにより接合してなることを要旨とするもの
である。
以下、本発明の実施例を、第５図乃至第７図に示す実施
例に基づいて説明する。
まず第５図及び第６図において各々示すピングリフトア
レイの場合について説明する。
上記の従来例どおり、金属ベース回路基１（１）上のダ
イボンド部（７）に半導体素子（ＩＣチップ）　（３）
をダイボンドし、ボンディングワイヤ（４）によりＩＣ
チップ（３）と回路基板（１）上の端子（８）とボンデ
ィングするまでの状態は従来のものとかわりがない、第
６図の例は、金属ベース回路基板１の端面の金属ベース
（１日）の露出部分を利用し、金属キャンプ２のスカー
ト部とのハーメチックシールによる接合を行う、（３）
はシール部である。ハーメチックシールのシール材は、
ハンダ、ガラス銀ろう及びガラス樹脂である。　第６図
の例では、金属ベース回路基板部（１）においてピン（
５）の外側の部分の絶縁層（１０）をキャップ（２）の
スカート部に対応するようにエツチング、機械研削等に
より取り除き金属ベース（１８）を露出させ、その露出
部分とキャップ２をハーメチックシールにて封止したも
のである。
なお、上記実施例では、チップキャリアをビングリッド
アレイとしたが、それに限定されるものでなく、リード
レスチップキャリアとしてもよい。また第７図に示す実
施例のように、両面プリント回路基板（１）を使用した
ハイブリッドＩＣにも応用できる。この例では裏面側に
抵抗（１４）及びコンデンサ（１５）をランド（９）に
実装しているが、表面側の封止構造は上記二つの例と同
じである。表裏面の回路はスルホールを利用して接続さ
れている。
〔発明の効果〕。
本発明では、絶縁層を介さずにハーメチックシールによ
り半導体素子を被覆するキャンプを金属ベースに接合す
るので、半導体基素子はキャップにより外部と確実に遮
断され耐湿信鯨性の高い封止ができ、またさらに、金属
ベース基板を用いるため放熱性も良好なのである。
【図面の簡単な説明】
第１図乃至第４図は従来例の断面図、第５図乃至第７図
は各々この発明の一実施例を示す断面図である。 １・・・回路基板、２・・・封止用キャップ、３・・・
ＩＣチップ、４・・・ボンディングワイヤ、５・・・ピ
ン、６・・・スルーホール、７・・・ダイボンド部、８
・・・端子、９・・・ランド、ｌＯ・・・絶縁層、 １１・・・対土用樹脂、１２・・・接合部、工３・・・
ハーメチックシールによる接合部。

Claims (1)

    【特許請求の範囲】
  1. （１）、金属ベース（１８）のプリント回路基板（１）
    の回路面上に絶縁層（１０）を介して実装した半導体素
    子（３）の封止を、半導体素子（３）のまわりの絶縁物
    （１２）より金属ベース（１８）を露出させ、その部分
    に、半導体素子（３）にかぶせて封止するキャップ（２
    ）のスカート部をハーメチックシールにより接合して成
    ることを特徴とするチップキャリア。
JP60141044A 1985-06-25 1985-06-25 チツプキヤリア Pending JPS61296743A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60141044A JPS61296743A (ja) 1985-06-25 1985-06-25 チツプキヤリア

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60141044A JPS61296743A (ja) 1985-06-25 1985-06-25 チツプキヤリア

Publications (1)

Publication Number Publication Date
JPS61296743A true JPS61296743A (ja) 1986-12-27

Family

ID=15282941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60141044A Pending JPS61296743A (ja) 1985-06-25 1985-06-25 チツプキヤリア

Country Status (1)

Country Link
JP (1) JPS61296743A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093282A (en) * 1988-04-13 1992-03-03 Kabushiki Kaisha Toshiba Method of making a semiconductor device having lead pins and a metal shell
WO2014133838A1 (en) * 2013-02-28 2014-09-04 Cooper Technologies Company External moisture barrier package for circuit board electrical component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093282A (en) * 1988-04-13 1992-03-03 Kabushiki Kaisha Toshiba Method of making a semiconductor device having lead pins and a metal shell
WO2014133838A1 (en) * 2013-02-28 2014-09-04 Cooper Technologies Company External moisture barrier package for circuit board electrical component

Similar Documents

Publication Publication Date Title
US7008824B2 (en) Method of fabricating mounted multiple semiconductor dies in a package
US6297547B1 (en) Mounting multiple semiconductor dies in a package
US7082033B1 (en) Removing heat from integrated circuit devices mounted on a support structure
JP3526788B2 (ja) 半導体装置の製造方法
US20020024133A1 (en) IC package with dual heat spreaders
GB2286084A (en) Electronic package with thermally conductive support
JP2904141B2 (ja) 半導体装置
JPS6042620B2 (ja) 半導体装置の封止体
JP3109847U (ja) 特性インピーダンスを低減できる樹脂パッケージ半導体装置
JPS6220707B2 (ja)
KR940027134A (ko) 반도체집적회로장치의 제조방법
JPH04114455A (ja) 半導体装置及びその実装構造
JPS63190363A (ja) パワ−パツケ−ジ
JP3466354B2 (ja) 半導体装置
JP3136274B2 (ja) 半導体装置
JPH02250359A (ja) 半導体装置
JP3707639B2 (ja) エリアアレイパッケージ型半導体装置の構造
JPH0451056B2 (ja)
JPH02203555A (ja) 半導体装置
JP3405718B2 (ja) 半導体装置
JPS6334281Y2 (ja)
JPH0366150A (ja) 半導体集積回路装置
JPH11307483A (ja) 半導体装置の製法および半導体装置
JPH08306824A (ja) 樹脂封止型半導体装置
KR930009035A (ko) 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법