JPS6130353B2 - - Google Patents
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- Publication number
- JPS6130353B2 JPS6130353B2 JP60075555A JP7555585A JPS6130353B2 JP S6130353 B2 JPS6130353 B2 JP S6130353B2 JP 60075555 A JP60075555 A JP 60075555A JP 7555585 A JP7555585 A JP 7555585A JP S6130353 B2 JPS6130353 B2 JP S6130353B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- memory cell
- gate
- control
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータを電気的に書き替えが可能な
読出し専用の半導体記憶装置に関する。
読出し専用の半導体記憶装置に関する。
ゲート電極としてフローテイングゲートとコン
トロールゲートの二つを有するMOSトランジス
タをメモリセルとして使用した、紫外線消去型の
読出し専用半導体記憶装置すなわちリードオンリ
ーメモリは現在多くの電子装置で利用されてい
る。第１図は上記フローテイングゲートおよびコ
ントロールゲートを備えた従来のメモリセルの構
成を示すものであり、第１図ａはパターン平面
図、同図ｂはそのａ−a′線に沿う断面図、同図ｃ
はそのｂ−b′線に沿う断面図である。図において
１は基板、２，３はソース、ドレイン、４はコン
トロールゲート、５はフローテイングゲートであ
り、基板１とフローテイングゲート５との間およ
びフローテイングゲート５とコントロールゲート
４との間にはそれぞれ図示しない絶縁膜が存在し
ている。このため第１図ｃに示すように、コント
ロールゲート４とフローテイングゲート５との間
には容量C1が、フローテイングゲート５と基板
１との間には容量C2，C3がそれぞれ寄生的に形
成される。なお上記容量C2はチヤネル部分の薄
い絶縁膜を介しているため、フイールド部分の厚
い絶縁膜を介している容量C3よりも値が大きく
なつている。
トロールゲートの二つを有するMOSトランジス
タをメモリセルとして使用した、紫外線消去型の
読出し専用半導体記憶装置すなわちリードオンリ
ーメモリは現在多くの電子装置で利用されてい
る。第１図は上記フローテイングゲートおよびコ
ントロールゲートを備えた従来のメモリセルの構
成を示すものであり、第１図ａはパターン平面
図、同図ｂはそのａ−a′線に沿う断面図、同図ｃ
はそのｂ−b′線に沿う断面図である。図において
１は基板、２，３はソース、ドレイン、４はコン
トロールゲート、５はフローテイングゲートであ
り、基板１とフローテイングゲート５との間およ
びフローテイングゲート５とコントロールゲート
４との間にはそれぞれ図示しない絶縁膜が存在し
ている。このため第１図ｃに示すように、コント
ロールゲート４とフローテイングゲート５との間
には容量C1が、フローテイングゲート５と基板
１との間には容量C2，C3がそれぞれ寄生的に形
成される。なお上記容量C2はチヤネル部分の薄
い絶縁膜を介しているため、フイールド部分の厚
い絶縁膜を介している容量C3よりも値が大きく
なつている。
このような構成のメモリセルにおいてデータを
書き込む場合には、コントロールゲート４および
ドレイン３に高電圧を与え、このときドレイン３
近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）をフローテイングゲート５に注入しこ
のゲートを負の状態にすることにより行なわれ
る。熱電子をフローテイングゲート５に注入する
場合、注入効率を高くするためには、フローテイ
ングゲート５の電位をある程度まで上げる必要が
ある。ここでコントロールゲート４の電位をＶCG
とすればフローテイングゲート５の電位ＶFGは次
式で与えられる。
書き込む場合には、コントロールゲート４および
ドレイン３に高電圧を与え、このときドレイン３
近傍で生じるインパクトイオニゼーシヨン
（impact ionization）で発生した熱電子（hot
electron）をフローテイングゲート５に注入しこ
のゲートを負の状態にすることにより行なわれ
る。熱電子をフローテイングゲート５に注入する
場合、注入効率を高くするためには、フローテイ
ングゲート５の電位をある程度まで上げる必要が
ある。ここでコントロールゲート４の電位をＶCG
とすればフローテイングゲート５の電位ＶFGは次
式で与えられる。
ＶFG＝Ｃ１／Ｃ１＋Ｃ２＋Ｃ３×ＶCG ……(1)
ただし上記(1)式はドレイン３の電位が零の場合
である。
である。
したがつてフローテイングゲート５の電位を上
げるためには、上記容量C1をC2，C3に対して充
分大きくする必要があり、たとえば一般によく用
いられている容量比は、C1＝３（C2＋C3）程度で
ある。
げるためには、上記容量C1をC2，C3に対して充
分大きくする必要があり、たとえば一般によく用
いられている容量比は、C1＝３（C2＋C3）程度で
ある。
一方、熱電子がフローテイングゲートに注入さ
れてデータの書込みが行なわれたメモリセルにお
いて、データの消去を行なう場合には、フローテ
イングゲート５から電子を除去してこのゲートを
中性状態に戻すことにより行なわれる。そしてフ
ローテイングゲート５から電子を除去する方法と
しては、紫外線等をフローテイングゲート５に照
射する方法と、コントロールゲート４に充分高い
電圧を印加する方法の二つがある。まず紫外線を
照射する方法では、紫外線の照射によつてフロー
テイングゲート５内の電子に前記絶縁膜を越える
に充分なエネルギーを与え、前記フローテイング
ゲート５に注入された電子をコントロールゲート
４および基板１へ追い出すことによつて除去する
ものである。コントロールゲート４に充分高い電
圧を印加する方法では、高い電圧を印加すること
により、フローテイングゲート５内の電子をトン
ネル電流によりコントロールゲート４に移動させ
ることによつて除去するものである。このうち前
者の方法では、フローテイングゲート５を中性状
態に戻すまでに時間がかかりすぎ、後者の方法で
は比較的短時間に行なうことができるが制御上の
点で問題があつた。それはフローテイングゲート
５に電子を注入するときは（データ書込み時）、
フローテイングゲート５とチヤネルとの間の電界
を強くして電子がフローテイングゲート５に入り
易くする必要があるのに対して、フローテイング
ゲート５から電子を除去するときには（データ消
去時）、フローテイングゲート５とコントロール
ゲート４との間の電界を強める必要がある。前記
の(1)式に示すようにフローテイングゲート５の電
位ＶFGはコントロールゲート４の電位ＶCGと容量
C1，C2，C3によつて定まり、いまフローテイン
グゲート５に電子を注入するためにＶFGとして適
当な電位が得られるようにC1，C2，C3を設定し
たとすると、フローテイングゲート５から電子を
除去するときにコントロールゲート４に電位を与
える場合、その値は非常に大きなものとなる。し
たがつてこのメモリセルを駆動する駆動回路を、
高電圧に耐えられるように工夫する必要がある。
また逆にフローテイングゲート５から電子を除去
するときに、フローテイングゲート５とコントロ
ールゲート４との間の電界を強くするために、
C1，C2，C3の比を変えたとすると、今度はＶFG
が充分上昇しないためフローテイングゲート５へ
の電子注入時にコントロールゲート４の電位を充
分に高くしなければならない。これはたとえば
C1＝３（C2＋C3）の容量比で、ＶCGとして24Vを
与えたとすると、上記(1)式よりＶFGとして18Vが
得られる。このときドレイン３に20V程度の電圧
を与えれば、短時間で書込みが行なえる。逆に消
去時にはフローテイングゲート５とコントロール
ゲート４との間に充分大きな電位差を与える必要
がある。しかしながら上記のような容量比を持つ
ていたのでは上記両ゲート間の電位差はＶCGの1/
４の値しか加わらないことになる。いまコントロ
ールゲート４とフローテイングゲート５との間の
絶縁膜の膜厚を1000Åとすれば、両ゲート間の電
界は1/4ＶCG／1000ÅすなわちＶCG／４×10-5V/
cmとなる。また第２図は上記コントロールゲート
４とフローテイングゲート５との間の電界に対す
る電流密度の変化を示す特性図を示し、両ゲート
間の絶縁膜は適当な温度で成長させたシリコン酸
化膜の場合である。第２図に示すようにコントロ
ールゲート４とフローテイングゲート５との間の
電界が106V/cm以上のときに電流が流れる。この
結果、従来のメモリセルにおいて、コントロール
ゲート４とフローテイングゲート５との間に106
V/cm程度の電界を加えるためには、ＶCGを40Vに
もする必要があつた。
れてデータの書込みが行なわれたメモリセルにお
いて、データの消去を行なう場合には、フローテ
イングゲート５から電子を除去してこのゲートを
中性状態に戻すことにより行なわれる。そしてフ
ローテイングゲート５から電子を除去する方法と
しては、紫外線等をフローテイングゲート５に照
射する方法と、コントロールゲート４に充分高い
電圧を印加する方法の二つがある。まず紫外線を
照射する方法では、紫外線の照射によつてフロー
テイングゲート５内の電子に前記絶縁膜を越える
に充分なエネルギーを与え、前記フローテイング
ゲート５に注入された電子をコントロールゲート
４および基板１へ追い出すことによつて除去する
ものである。コントロールゲート４に充分高い電
圧を印加する方法では、高い電圧を印加すること
により、フローテイングゲート５内の電子をトン
ネル電流によりコントロールゲート４に移動させ
ることによつて除去するものである。このうち前
者の方法では、フローテイングゲート５を中性状
態に戻すまでに時間がかかりすぎ、後者の方法で
は比較的短時間に行なうことができるが制御上の
点で問題があつた。それはフローテイングゲート
５に電子を注入するときは（データ書込み時）、
フローテイングゲート５とチヤネルとの間の電界
を強くして電子がフローテイングゲート５に入り
易くする必要があるのに対して、フローテイング
ゲート５から電子を除去するときには（データ消
去時）、フローテイングゲート５とコントロール
ゲート４との間の電界を強める必要がある。前記
の(1)式に示すようにフローテイングゲート５の電
位ＶFGはコントロールゲート４の電位ＶCGと容量
C1，C2，C3によつて定まり、いまフローテイン
グゲート５に電子を注入するためにＶFGとして適
当な電位が得られるようにC1，C2，C3を設定し
たとすると、フローテイングゲート５から電子を
除去するときにコントロールゲート４に電位を与
える場合、その値は非常に大きなものとなる。し
たがつてこのメモリセルを駆動する駆動回路を、
高電圧に耐えられるように工夫する必要がある。
また逆にフローテイングゲート５から電子を除去
するときに、フローテイングゲート５とコントロ
ールゲート４との間の電界を強くするために、
C1，C2，C3の比を変えたとすると、今度はＶFG
が充分上昇しないためフローテイングゲート５へ
の電子注入時にコントロールゲート４の電位を充
分に高くしなければならない。これはたとえば
C1＝３（C2＋C3）の容量比で、ＶCGとして24Vを
与えたとすると、上記(1)式よりＶFGとして18Vが
得られる。このときドレイン３に20V程度の電圧
を与えれば、短時間で書込みが行なえる。逆に消
去時にはフローテイングゲート５とコントロール
ゲート４との間に充分大きな電位差を与える必要
がある。しかしながら上記のような容量比を持つ
ていたのでは上記両ゲート間の電位差はＶCGの1/
４の値しか加わらないことになる。いまコントロ
ールゲート４とフローテイングゲート５との間の
絶縁膜の膜厚を1000Åとすれば、両ゲート間の電
界は1/4ＶCG／1000ÅすなわちＶCG／４×10-5V/
cmとなる。また第２図は上記コントロールゲート
４とフローテイングゲート５との間の電界に対す
る電流密度の変化を示す特性図を示し、両ゲート
間の絶縁膜は適当な温度で成長させたシリコン酸
化膜の場合である。第２図に示すようにコントロ
ールゲート４とフローテイングゲート５との間の
電界が106V/cm以上のときに電流が流れる。この
結果、従来のメモリセルにおいて、コントロール
ゲート４とフローテイングゲート５との間に106
V/cm程度の電界を加えるためには、ＶCGを40Vに
もする必要があつた。
このように従来では、データの書込みあるいは
消去の際に高い電圧を必要とするという欠点があ
つた。
消去の際に高い電圧を必要とするという欠点があ
つた。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、データ
の書込みおよび消去の際に高い電圧を必要とせず
常に低電圧で動作が可能な半導体記憶装置を提供
することにある。
たものであり、その目的とするところは、データ
の書込みおよび消去の際に高い電圧を必要とせず
常に低電圧で動作が可能な半導体記憶装置を提供
することにある。
上記目的を達成するためこの発明にあつては、
フローテイングゲートと容量結合を持つ制御信号
端子を設け、コントロールゲートおよび制御信号
端子それぞれに印加する電位の高低の組合わせに
よりメモリセルアレイ内のセルデータを選択的に
消去するようにしている。
フローテイングゲートと容量結合を持つ制御信号
端子を設け、コントロールゲートおよび制御信号
端子それぞれに印加する電位の高低の組合わせに
よりメモリセルアレイ内のセルデータを選択的に
消去するようにしている。
以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明に係る半導体記憶装置の
一つのメモリセルを示すものであり、第３図ａは
シンボル図、同図ｂはその素子構造の一例を示す
断面図である。第３図において従来と同様に、１
は基板、２，３はソース、ドレイン、４はコント
ロールゲート、５はフローテイングゲートであ
り、またコントロールゲート４とフローテイング
ゲート５との間には容量C1′が、フローテイング
ゲート５と基板１との間には容量C2′，C3′がそれ
ぞれ寄生的に形成される。さらにまた上記フロー
テイングゲート５には容量ＣAの一端が結合され
ていて、この容量ＣAの他端には、第４図に示す
ようにデータ書込み時には正極性の電位ＶA（高
電位）に、データ消去時には零電位にそれぞれ設
定される制御信号Ａが与えられる制御端子７が設
けられている。
する。第３図はこの発明に係る半導体記憶装置の
一つのメモリセルを示すものであり、第３図ａは
シンボル図、同図ｂはその素子構造の一例を示す
断面図である。第３図において従来と同様に、１
は基板、２，３はソース、ドレイン、４はコント
ロールゲート、５はフローテイングゲートであ
り、またコントロールゲート４とフローテイング
ゲート５との間には容量C1′が、フローテイング
ゲート５と基板１との間には容量C2′，C3′がそれ
ぞれ寄生的に形成される。さらにまた上記フロー
テイングゲート５には容量ＣAの一端が結合され
ていて、この容量ＣAの他端には、第４図に示す
ようにデータ書込み時には正極性の電位ＶA（高
電位）に、データ消去時には零電位にそれぞれ設
定される制御信号Ａが与えられる制御端子７が設
けられている。
上記のような構成のメモリセルにおいて、デー
タを書込むためにいま端子７の信号ＡをＶAに、
コントロールゲート４をＶCGにそれぞれ設定する
と、フローテイングゲート５の電位ＶFGは次式で
与えられる。
タを書込むためにいま端子７の信号ＡをＶAに、
コントロールゲート４をＶCGにそれぞれ設定する
と、フローテイングゲート５の電位ＶFGは次式で
与えられる。
ＶFG＝Ｃ１′・ＶＣＧ＋ＣＡ・ＶＡ／Ｃ１′＋Ｃ２′
＋Ｃ３′＋ＣＡ……(2) ここでいまＶA＝ＶCG、C1＋ＣA＝C1とすれ
ば、上記(2)式は前記(1)式と等しくなる（ただし
C2＝C2′、C3＝C3′とする）。したがつてこのと
き、従来と同様にC1＝３（C2＋C3）の容量比でＶ
CGとして24Vを与えたとすると、ＶFGとして18V
が得られる。そしてこのときドレイン３に20V程
度の電圧を与えれば、短時間でデータの書込みが
行なえる。
＋Ｃ３′＋ＣＡ……(2) ここでいまＶA＝ＶCG、C1＋ＣA＝C1とすれ
ば、上記(2)式は前記(1)式と等しくなる（ただし
C2＝C2′、C3＝C3′とする）。したがつてこのと
き、従来と同様にC1＝３（C2＋C3）の容量比でＶ
CGとして24Vを与えたとすると、ＶFGとして18V
が得られる。そしてこのときドレイン３に20V程
度の電圧を与えれば、短時間でデータの書込みが
行なえる。
次に上記(2)式においてC1′＋ＣA＝３（C2′＋
C3′）の関係を保つたままC1′＝2CAとすれば、上
記(2)式は次の(3)式のように変形することができ
る。
C3′）の関係を保つたままC1′＝2CAとすれば、上
記(2)式は次の(3)式のように変形することができ
る。
ＶFG＝２ＣＡ・ＶＣＧ＋ＣＡ・ＶＡ／４ＣＡ……(3
) 上記(3)式から、データ消去時に制御信号Ａを零
にすれば、ＶFGはＶCGの半分の値になる。したが
つてコントロールゲート４とフローテイングゲー
ト５との間に電流を流すために最低必要な電界
106V/cmを得るにはＶCGは20Vで済むことにな
る。なおこの場合、容量C1′とＣAとの比は１：２
でなくともよい。
) 上記(3)式から、データ消去時に制御信号Ａを零
にすれば、ＶFGはＶCGの半分の値になる。したが
つてコントロールゲート４とフローテイングゲー
ト５との間に電流を流すために最低必要な電界
106V/cmを得るにはＶCGは20Vで済むことにな
る。なおこの場合、容量C1′とＣAとの比は１：２
でなくともよい。
このように上記実施例によれば、フローテイン
グゲート５に容量ＣAの一端を結合し、データ書
込み時にはこの容量ＣAの他端に接続された制御
信号端子７をＶCGと同じ電圧24VであるＶAに、
データ消去時には零に設定するようにしたので、
データ消去時には従来のように特に高い電圧は必
要としない。
グゲート５に容量ＣAの一端を結合し、データ書
込み時にはこの容量ＣAの他端に接続された制御
信号端子７をＶCGと同じ電圧24VであるＶAに、
データ消去時には零に設定するようにしたので、
データ消去時には従来のように特に高い電圧は必
要としない。
なお、データ消去はＶCG＝0Vにした上で制御
信号端子７にＶAの電圧を与えることにより行な
うようにしてもよい。上記(3)式からわかるよう
に、ＶCG＝0VのときはＶFG＝1/4ＶAとなり、コ
ントロールゲート４とフローテイングゲート５と
の間に106V/cmの電界を得るのにＶAは約13.3Vで
すみ、さらに低い電圧で消去を行なうことができ
る。このようにコントロールゲートあるいは制御
信号端子７のいずれでもデータの消去は可能であ
る。そして消去に必要な電圧は、フローテイング
ゲート５との容量結合の小さな方を用いれば、よ
り低い電圧で行なうことができる。
信号端子７にＶAの電圧を与えることにより行な
うようにしてもよい。上記(3)式からわかるよう
に、ＶCG＝0VのときはＶFG＝1/4ＶAとなり、コ
ントロールゲート４とフローテイングゲート５と
の間に106V/cmの電界を得るのにＶAは約13.3Vで
すみ、さらに低い電圧で消去を行なうことができ
る。このようにコントロールゲートあるいは制御
信号端子７のいずれでもデータの消去は可能であ
る。そして消去に必要な電圧は、フローテイング
ゲート５との容量結合の小さな方を用いれば、よ
り低い電圧で行なうことができる。
第５図は上記容量ＣAを構成する場合の一例を
示すもので、第５図ａはパターン平面図、同図ｂ
はそのＣ−C′線に沿う断面図である。図示する
ように容量ＣAはフローテイングゲート５および
これに対向して設けられ、前記制御信号端子７を
構成する配線６と、この間に存在する図示しない
絶縁膜とから構成される。
示すもので、第５図ａはパターン平面図、同図ｂ
はそのＣ−C′線に沿う断面図である。図示する
ように容量ＣAはフローテイングゲート５および
これに対向して設けられ、前記制御信号端子７を
構成する配線６と、この間に存在する図示しない
絶縁膜とから構成される。
第６図は上記第５図に示すメモリセルを用いて
セルアレイを構成した場合の回路構成図である。
図において１１は列デコーダ、１２，１２……は
列線、１３，１３……は列選択用のMOSトラン
ジスタ、１４は行デコーダ、１５，１５……は行
線、１６，１６……は各フローテイングゲートに
前記各容量ＣAの一端が結合されるとともに各コ
ントロールゲートに各行線１５，１５……の信号
が与えられるメモリセルである。そして同一の行
線１５からの信号が与えられるメモリセル１６
の、フローテイングゲートにその一端が結合され
ている容量ＣAの各他端（前記制御信号端子７を
共通接続し、ここに前記制御信号Ａすなわち
A1，A2，A3……を与えるようにしたものであ
る。
セルアレイを構成した場合の回路構成図である。
図において１１は列デコーダ、１２，１２……は
列線、１３，１３……は列選択用のMOSトラン
ジスタ、１４は行デコーダ、１５，１５……は行
線、１６，１６……は各フローテイングゲートに
前記各容量ＣAの一端が結合されるとともに各コ
ントロールゲートに各行線１５，１５……の信号
が与えられるメモリセルである。そして同一の行
線１５からの信号が与えられるメモリセル１６
の、フローテイングゲートにその一端が結合され
ている容量ＣAの各他端（前記制御信号端子７を
共通接続し、ここに前記制御信号Ａすなわち
A1，A2，A3……を与えるようにしたものであ
る。
第７図は上記第５図に示すメモリセルを用いて
セルアレイを構成したもう一つの場合の回路構成
図である。ここではドレインが同一の列線１２に
接続されているメモリセル１６の、フローテイン
グゲートにその一端が結合されている容量ＣAの
各他端を共通接続し、ここに前記制御信号A1，
A2，A3……を与えるようにしたものである。こ
のような構成とすることにより、メモリセル毎の
データ消去が可能となる。すなわち、前記(3)式に
おいて、ＶCG＝0V、ＶA＝14Vにしたとき、ＶFG
は約3.5Vとなり、このときのＶAとＶFGの間の電
位差によりデータ消去に十分な電界を得ることが
できる。一方、ＶA＝0V、ＶCG＝14Vのとき、ＶF
Ｇは約7Vとなり、このようなフローテイングゲー
ト電位ではデータ消去が行われない。従つて、第
７図の回路では消去を行なうべきメモリセルのコ
ントロールゲート、つまり行線１５を0Vに、他
の行線１５を14Vにそれぞれ設定することによ
り、消去を行なうべきメモリセルのコントロール
ゲート電位が0Vに、制御信号Ａが14Vになり、こ
のメモリセルでデータ消去が選択的に行なわれ
る。残りのメモリセルでは、コントロールゲート
電位が0Vで制御信号Ａが0V、コントロールゲー
ト電位が14Vで制御信号Ａが0V、コントロールゲ
ート電位が14Vで制御信号Ａも14V、のうちのい
ずれか一つの状態にされる。これら三つの条件の
下ではいずれの場合も、フローテイングゲートと
制御信号端子、フローテイングゲートとコントロ
ールゲートとの間にかかる電界がフローテイング
ゲートから電子を放出するに十分な程度に大きく
ならない。従つて、第７図回路によれば選択的に
メモリセルのデータ消去を行なうことができる。
セルアレイを構成したもう一つの場合の回路構成
図である。ここではドレインが同一の列線１２に
接続されているメモリセル１６の、フローテイン
グゲートにその一端が結合されている容量ＣAの
各他端を共通接続し、ここに前記制御信号A1，
A2，A3……を与えるようにしたものである。こ
のような構成とすることにより、メモリセル毎の
データ消去が可能となる。すなわち、前記(3)式に
おいて、ＶCG＝0V、ＶA＝14Vにしたとき、ＶFG
は約3.5Vとなり、このときのＶAとＶFGの間の電
位差によりデータ消去に十分な電界を得ることが
できる。一方、ＶA＝0V、ＶCG＝14Vのとき、ＶF
Ｇは約7Vとなり、このようなフローテイングゲー
ト電位ではデータ消去が行われない。従つて、第
７図の回路では消去を行なうべきメモリセルのコ
ントロールゲート、つまり行線１５を0Vに、他
の行線１５を14Vにそれぞれ設定することによ
り、消去を行なうべきメモリセルのコントロール
ゲート電位が0Vに、制御信号Ａが14Vになり、こ
のメモリセルでデータ消去が選択的に行なわれ
る。残りのメモリセルでは、コントロールゲート
電位が0Vで制御信号Ａが0V、コントロールゲー
ト電位が14Vで制御信号Ａが0V、コントロールゲ
ート電位が14Vで制御信号Ａも14V、のうちのい
ずれか一つの状態にされる。これら三つの条件の
下ではいずれの場合も、フローテイングゲートと
制御信号端子、フローテイングゲートとコントロ
ールゲートとの間にかかる電界がフローテイング
ゲートから電子を放出するに十分な程度に大きく
ならない。従つて、第７図回路によれば選択的に
メモリセルのデータ消去を行なうことができる。
第８図はこの発明の他の実施例によるメモリセ
ルのシンボル図であり、前記第３図ａに示すもの
と対応している。ここで第３図ａと異なるところ
は容量ＣAの他端（前記制御信号端子７、第８図
では図示せず）をドレイン３に結合しているとこ
ろにある。このようにメモリセルを構成すること
によつて、外部の制御信号Ａを用いずにドレイン
３の電位によつてフローテイングゲート５の電位
設定を行なうことができる。
ルのシンボル図であり、前記第３図ａに示すもの
と対応している。ここで第３図ａと異なるところ
は容量ＣAの他端（前記制御信号端子７、第８図
では図示せず）をドレイン３に結合しているとこ
ろにある。このようにメモリセルを構成すること
によつて、外部の制御信号Ａを用いずにドレイン
３の電位によつてフローテイングゲート５の電位
設定を行なうことができる。
第９図は上記第８図に示すようにフローテイン
グゲート５とドレイン３との間に容量ＣAを構成
する場合の一例を示すもので、第９図ａはパター
ン平面図、同図ｂはそのｄ−d′線に沿う断面図で
ある。図示するように容量ＣAはフローテイング
ゲート５およびこれに対向するドレイン３と、こ
の間に存在する図示しない絶縁膜とから構成され
る。また第１０図は第９図に示すメモリセルを用
いてセルアレイを構成した場合の回路構成図であ
る。
グゲート５とドレイン３との間に容量ＣAを構成
する場合の一例を示すもので、第９図ａはパター
ン平面図、同図ｂはそのｄ−d′線に沿う断面図で
ある。図示するように容量ＣAはフローテイング
ゲート５およびこれに対向するドレイン３と、こ
の間に存在する図示しない絶縁膜とから構成され
る。また第１０図は第９図に示すメモリセルを用
いてセルアレイを構成した場合の回路構成図であ
る。
ところでデータの書込みが行なわれたメモリセ
ルのフローテイングゲートから電子を除去してデ
ータの消去を行なう場合、消去を長時間にわたつ
て行なうと、フローテイングゲートから電子が除
去され過ぎて正極性に帯電することがある。第１
１図は横軸に消去時間を、縦軸にメモリセルのし
きい電圧をそれぞれとつたものである。電子が除
去され過ぎてフローテイングゲートが正極性に帯
電すると、しきい電圧は負の値となり、このメモ
リセルはコントロールゲート電位が零でもオンし
てしまう。したがつて消去を行なう場合には予め
フローテイングゲートが中性状態となる時間を知
る必要がある。第１２図は上記電子の除去のし過
ぎを考慮したメモリセルの構成を示すものであ
り、前記第７図回路のメモリセルの代わりに使用
するようにしたものである。第１２図ａは断面
図、同図ｂはそのシンボル図である。このメモリ
セルはフローテイングゲート５を有するメモリセ
ル１６に、このメモリセル１６のコントロールゲ
ート４の一部をゲートとして共有するエンハンス
メント型のMOSトランジスタ１７を直列接続し
て新たなメモリセル１８を構成するようにしたも
のである。このようなメモリセル１８とすること
により、メモリセル１６のしきい電圧が負となつ
ていても新たに接続されたMOSトランジスタ１
７をオフ状態にすることにより、動作に支障がな
いようにしたものである。また第１３図は上記第
１２図に示すメモリセルを用いて前記第７図とは
異なるセルアレイを構成した場合の回路構成図で
あり、各メモリセル１８の容量ＣAの他端はそれ
ぞれのドレインに結合され、ドレインの電位によ
つて各フローテイングゲートの電位設定を行なう
ようになつている。なおこの場合、各容量ＣAの
他端に外部から制御信号を与えることによつて、
各フローテイングゲートの電位設定を行なうよう
にしてもよい。
ルのフローテイングゲートから電子を除去してデ
ータの消去を行なう場合、消去を長時間にわたつ
て行なうと、フローテイングゲートから電子が除
去され過ぎて正極性に帯電することがある。第１
１図は横軸に消去時間を、縦軸にメモリセルのし
きい電圧をそれぞれとつたものである。電子が除
去され過ぎてフローテイングゲートが正極性に帯
電すると、しきい電圧は負の値となり、このメモ
リセルはコントロールゲート電位が零でもオンし
てしまう。したがつて消去を行なう場合には予め
フローテイングゲートが中性状態となる時間を知
る必要がある。第１２図は上記電子の除去のし過
ぎを考慮したメモリセルの構成を示すものであ
り、前記第７図回路のメモリセルの代わりに使用
するようにしたものである。第１２図ａは断面
図、同図ｂはそのシンボル図である。このメモリ
セルはフローテイングゲート５を有するメモリセ
ル１６に、このメモリセル１６のコントロールゲ
ート４の一部をゲートとして共有するエンハンス
メント型のMOSトランジスタ１７を直列接続し
て新たなメモリセル１８を構成するようにしたも
のである。このようなメモリセル１８とすること
により、メモリセル１６のしきい電圧が負となつ
ていても新たに接続されたMOSトランジスタ１
７をオフ状態にすることにより、動作に支障がな
いようにしたものである。また第１３図は上記第
１２図に示すメモリセルを用いて前記第７図とは
異なるセルアレイを構成した場合の回路構成図で
あり、各メモリセル１８の容量ＣAの他端はそれ
ぞれのドレインに結合され、ドレインの電位によ
つて各フローテイングゲートの電位設定を行なう
ようになつている。なおこの場合、各容量ＣAの
他端に外部から制御信号を与えることによつて、
各フローテイングゲートの電位設定を行なうよう
にしてもよい。
以上説明したようにこの発明による半導体記憶
装置では、データの書込みおよび消去の際に高い
電圧を必要とせず常に低電圧で動作が可能であ
る。
装置では、データの書込みおよび消去の際に高い
電圧を必要とせず常に低電圧で動作が可能であ
る。
第１図は従来のメモリセルの構成を示すパター
ン平面図および断面図、第２図は従来のメモリセ
ルを説明するための特性図、第３図はこの発明に
係る半導体記憶装置の一つのメモリセルのシンボ
ル図および断面図、第４図は上記実施例のメモリ
セルを制御するために用いられる信号の波形図、
第５図は上記実施例のメモリセル中の容量の一構
成例を示すパターン平面図および断面図、第６図
および第７図それぞれは上記実施例のメモリセル
を用いて構成されたセルアレイを示す回路構成
図、第８図はこの発明の他の実施例によるメモリ
セルのシンボル図、第９図は上記実施例のメモリ
セル中の容量の一構成例を示すパターン平面図お
よび断面図、第１０図は上記実施例のメモリセル
を用いて構成されたセルアレイを示す回路構成
図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によ
るメモリセルの断面図およびシンボル図、第１３
図は上記実施例のメモリセルを用いて構成された
セルアレイを示す回路構成図である。 １……基板、２……ソース、３……ドレイン、
４……コントロールゲート、５……フローテイン
グゲート、６……配線、７……制御信号端子、１
１……列デコーダ、１２……列線、１３……列選
択用のMOSトランジスタ、１４……行デコー
ダ、１５……行線、１６……メモリセル、１７…
…エンハンスメント型のMOSトランジスタ、１
８……メモリセル、C1，C2，C3，C1′，C2′，
C3′，ＣA……容量。
ン平面図および断面図、第２図は従来のメモリセ
ルを説明するための特性図、第３図はこの発明に
係る半導体記憶装置の一つのメモリセルのシンボ
ル図および断面図、第４図は上記実施例のメモリ
セルを制御するために用いられる信号の波形図、
第５図は上記実施例のメモリセル中の容量の一構
成例を示すパターン平面図および断面図、第６図
および第７図それぞれは上記実施例のメモリセル
を用いて構成されたセルアレイを示す回路構成
図、第８図はこの発明の他の実施例によるメモリ
セルのシンボル図、第９図は上記実施例のメモリ
セル中の容量の一構成例を示すパターン平面図お
よび断面図、第１０図は上記実施例のメモリセル
を用いて構成されたセルアレイを示す回路構成
図、第１１図はこの発明を説明するための特性
図、第１２図はこの発明のさらに他の実施例によ
るメモリセルの断面図およびシンボル図、第１３
図は上記実施例のメモリセルを用いて構成された
セルアレイを示す回路構成図である。 １……基板、２……ソース、３……ドレイン、
４……コントロールゲート、５……フローテイン
グゲート、６……配線、７……制御信号端子、１
１……列デコーダ、１２……列線、１３……列選
択用のMOSトランジスタ、１４……行デコー
ダ、１５……行線、１６……メモリセル、１７…
…エンハンスメント型のMOSトランジスタ、１
８……メモリセル、C1，C2，C3，C1′，C2′，
C3′，ＣA……容量。
Claims (1)
- 【特許請求の範囲】 １ ソース及びドレインと、上記ソース及びドレ
イン間のチヤネル領域上の一部を覆うように絶縁
膜を介して設けられたフローテイングゲートと、
上記フローテイングゲートとは異なる層の導電体
層で構成され、上記フローテイングゲート及び上
記ソース及びドレイン間のチヤネル領域上の残り
の領域を連続して覆うように絶縁膜を介して設け
られ、上記フローテイングゲートと容量結合され
たコントロールゲートと、上記フローテイングゲ
ートと容量結合し、上記コントロールゲートとは
異なる層の導電体層で構成された配線とを具備
し、上記フローテイングゲート及びこの上に存在
するコントロールゲートで構成されたフローテイ
ングゲートトランジスタと、これ以外の部分のコ
ントロールゲートで構成されたエンハンスメント
型トランジスタとが直列接続されて構成されたメ
モリセルを複数個用意し、これら複数個のメモリ
セルを行方向及び列方向にマトリクス状に配列し
てメモリセルアレイを構成し、 上記メモリセルアレイ内の同一行のメモリセル
のコントロールゲートを共通に接続し、 上記メモリセルアレイ内の同一列のメモリセル
のソースを複数の列線のうち対応する一つに共通
に接続し、 上記メモリセルアレイ内の同一列のメモリセル
の上記配線を共通に接続し、 上記配線及びコントロールゲートそれぞれに印
加する電位の高低の組合わせにより上記メモリセ
ルのデータを１個単位で選択的に消去するように
構成したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075555A JPS60242597A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075555A JPS60242597A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14519580A Division JPS5769592A (en) | 1980-10-17 | 1980-10-17 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242597A JPS60242597A (ja) | 1985-12-02 |
| JPS6130353B2 true JPS6130353B2 (ja) | 1986-07-12 |
Family
ID=13579541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075555A Granted JPS60242597A (ja) | 1985-04-10 | 1985-04-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125047U (ja) * | 1988-02-16 | 1989-08-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
-
1985
- 1985-04-10 JP JP60075555A patent/JPS60242597A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125047U (ja) * | 1988-02-16 | 1989-08-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60242597A (ja) | 1985-12-02 |
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