JPS6133263B2 - - Google Patents
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- Publication number
- JPS6133263B2 JPS6133263B2 JP14359377A JP14359377A JPS6133263B2 JP S6133263 B2 JPS6133263 B2 JP S6133263B2 JP 14359377 A JP14359377 A JP 14359377A JP 14359377 A JP14359377 A JP 14359377A JP S6133263 B2 JPS6133263 B2 JP S6133263B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- polycrystalline silicon
- oxide film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は、シリコン・ゲートMIS電界効果トラ
ンジスタの電極コンタクト窓をセルフ・アライン
メント方式で形成する場合に適用して有効な半導
体装置の製造方法に関する。
ンジスタの電極コンタクト窓をセルフ・アライン
メント方式で形成する場合に適用して有効な半導
体装置の製造方法に関する。
従来、半導体装置に関し、高密度化を指向して
多くの開発がなされている。一般に、装置の集積
度を高め、しかも、チツプ面積の増加を招来しな
いようにする為には、素子単体を小型化しなけれ
ばならない。その目的を達成する技術としては、
例えば能動諸領域、電極コンタクト窓等をセル
フ・アラインメント方式で形成することが知られ
ている。ところが、現在、論理回路用素子として
多用されているシリコン・ゲートMOS電界効果
トランジスタでは、ソース領域及びドレイン領域
がセルフ・アラインメント方式で形成されること
はあつても、電極コンタクト窓はマスクを用いて
パターニングしている。従つて、例えば第１図に
見られるように、電極コンタクト窓とゲートとの
間の距離ｌはかなりの長さに達し、例えば３〔μ
ｍ〕にもなる。尚、図に於いて、１はシリコン半
導体基板、２はフイールド酸化膜、３はゲート酸
化膜、４は多結晶シリコン・ゲート、５は燐硅酸
ガラス膜、５Ｓ及び５Ｄはソース電極コンタクト
窓及びドレイン電極コンタクト窓をそれぞれ示
す。
多くの開発がなされている。一般に、装置の集積
度を高め、しかも、チツプ面積の増加を招来しな
いようにする為には、素子単体を小型化しなけれ
ばならない。その目的を達成する技術としては、
例えば能動諸領域、電極コンタクト窓等をセル
フ・アラインメント方式で形成することが知られ
ている。ところが、現在、論理回路用素子として
多用されているシリコン・ゲートMOS電界効果
トランジスタでは、ソース領域及びドレイン領域
がセルフ・アラインメント方式で形成されること
はあつても、電極コンタクト窓はマスクを用いて
パターニングしている。従つて、例えば第１図に
見られるように、電極コンタクト窓とゲートとの
間の距離ｌはかなりの長さに達し、例えば３〔μ
ｍ〕にもなる。尚、図に於いて、１はシリコン半
導体基板、２はフイールド酸化膜、３はゲート酸
化膜、４は多結晶シリコン・ゲート、５は燐硅酸
ガラス膜、５Ｓ及び５Ｄはソース電極コンタクト
窓及びドレイン電極コンタクト窓をそれぞれ示
す。
従つて、電極コンタクト窓をセルフ・アライン
メント方式で形成することができれば、シリコ
ン・ゲートMOS電界効果トランジスタは現在よ
りも一層小型化できるが、従来、その製造方法と
して適切なものが見当らない。
メント方式で形成することができれば、シリコ
ン・ゲートMOS電界効果トランジスタは現在よ
りも一層小型化できるが、従来、その製造方法と
して適切なものが見当らない。
本発明は、シリコン・ゲートMIS電界効果トラ
ンジスタの電極コンタクト窓をセルフ・アライン
メント方式で形成できる簡単且つ実施容易な半導
体装置の製造方法を提供するものであり、以下こ
れを詳細に説明する。
ンジスタの電極コンタクト窓をセルフ・アライン
メント方式で形成できる簡単且つ実施容易な半導
体装置の製造方法を提供するものであり、以下こ
れを詳細に説明する。
第２図乃至第８図は本発明一実施例を説明する
工程図であり、以下これ等の図を参照しつつ記述
する。
工程図であり、以下これ等の図を参照しつつ記述
する。
第２図参照
(1) シリコン半導体基板１１に通常の技法を適用
して厚いフイールド用酸化膜１２、薄い1000Å
程度の厚さのゲート用酸化膜１２Ｇを形成す
る。
して厚いフイールド用酸化膜１２、薄い1000Å
程度の厚さのゲート用酸化膜１２Ｇを形成す
る。
第３図参照
(2) 例えば通常のフオト・リソグラフイを適用し
てゲート用酸化膜１２Ｇのパターニングを行な
い、ソース電極ノンバツチング・コンタクト用
窓を形成する。
てゲート用酸化膜１２Ｇのパターニングを行な
い、ソース電極ノンバツチング・コンタクト用
窓を形成する。
(3) 例えば蒸着法、通常の化学気相成長法を適用
して多結晶シリコン膜１３を例えば厚さ0.8
〔μｍ〕に成長させる。この多結晶シリコン膜
１３はその成長中に不純物を添加して導電性化
しても良い。
して多結晶シリコン膜１３を例えば厚さ0.8
〔μｍ〕に成長させる。この多結晶シリコン膜
１３はその成長中に不純物を添加して導電性化
しても良い。
(4) 例えばスピン・コート法を適用してポリイミ
ド樹脂膜１４を形成する。これは、後の工程で
窒化シリコン膜をリフト・オフするのに用いる
ものであるから、その目的を達成できるもので
あれば良く、特にポリイミドに限定する必要は
ない。
ド樹脂膜１４を形成する。これは、後の工程で
窒化シリコン膜をリフト・オフするのに用いる
ものであるから、その目的を達成できるもので
あれば良く、特にポリイミドに限定する必要は
ない。
第４図参照
(5) 通常のフオト・リソグラフイを適用してポリ
イミド樹脂膜１４のパターニング及び多結晶シ
リコン膜１３のパターニングを行なう。これに
依り多結晶シリコン・ゲート１３Ｇ及び多結晶
シリコンのソース電極１３Ｓが形成される。
イミド樹脂膜１４のパターニング及び多結晶シ
リコン膜１３のパターニングを行なう。これに
依り多結晶シリコン・ゲート１３Ｇ及び多結晶
シリコンのソース電極１３Ｓが形成される。
第５図参照
(6) 例えばスパツタリング法、通常の化学気相成
長法を適用して窒化シリコン膜１５を全面に形
成する。この窒化シリコン膜１５は後の工程で
選択酸化を行なう際のマスクとして用いるもの
であるから、その目的を達成できるものであれ
ば他の物質を用いて良い。
長法を適用して窒化シリコン膜１５を全面に形
成する。この窒化シリコン膜１５は後の工程で
選択酸化を行なう際のマスクとして用いるもの
であるから、その目的を達成できるものであれ
ば他の物質を用いて良い。
(7) ポリイミド樹脂膜１４を溶解除去することに
依りその上の窒化シリコン膜１５をリフト・オ
フしてパターニングを行なう。
依りその上の窒化シリコン膜１５をリフト・オ
フしてパターニングを行なう。
若し、工程(3)で形成した多結晶シリコン膜１
３が不純物を含有したものでなければ、この段
階でイオン注入法、その他適宜の技法を適用し
て不純物を導入すると良い。
３が不純物を含有したものでなければ、この段
階でイオン注入法、その他適宜の技法を適用し
て不純物を導入すると良い。
第６図参照
(8) 熱酸化法を適用し、窒化シリコン膜１５をマ
スクとして選択酸化を行ない、多結晶シリコ
ン・ゲート１３Ｇの一部及び多結晶シリコンの
ソース電極１３Ｓの一部を厚さ6000〜7000Å程
度の酸化膜１６に変換する。この熱処理工程で
ソース電極１３Ｓに含有されている不純物が基
板１１中に拡散されてソース領域１７Ｓの一部
が形成される。
スクとして選択酸化を行ない、多結晶シリコ
ン・ゲート１３Ｇの一部及び多結晶シリコンの
ソース電極１３Ｓの一部を厚さ6000〜7000Å程
度の酸化膜１６に変換する。この熱処理工程で
ソース電極１３Ｓに含有されている不純物が基
板１１中に拡散されてソース領域１７Ｓの一部
が形成される。
(9) 通常のフオト・リソグラフイを適用してソー
ス電極１３Ｓ上の酸化膜１６及びトランジスタ
のゲートとなる部分以外のゲート配線１３Ｇ上
の酸化膜１６を除去する。この時、他の領域は
窒化シリコン膜１５で覆われているので高いマ
スク合せ精度を必要としない。
ス電極１３Ｓ上の酸化膜１６及びトランジスタ
のゲートとなる部分以外のゲート配線１３Ｇ上
の酸化膜１６を除去する。この時、他の領域は
窒化シリコン膜１５で覆われているので高いマ
スク合せ精度を必要としない。
第７図参照
(10) 例えば熱燐酸液中にて窒化シリコン膜１５を
除去する。
除去する。
(11) 次いで、フオト・リソグラフイを適用するこ
となく、厚さ1000Å程度の薄いゲート酸化膜１
２Ｇとゲート上の厚い酸化膜１６との厚さの差
を利用し、フオト・レジストマスクを用いず
に、ゲート用酸化膜１２Ｇのパターニングを行
なつてソース、ドレイン領域を形成すべき部分
の基板表面を露出させる。
となく、厚さ1000Å程度の薄いゲート酸化膜１
２Ｇとゲート上の厚い酸化膜１６との厚さの差
を利用し、フオト・レジストマスクを用いず
に、ゲート用酸化膜１２Ｇのパターニングを行
なつてソース、ドレイン領域を形成すべき部分
の基板表面を露出させる。
第８図参照
(12) 通常の化学気相成長法を適用して燐硅酸ガラ
ス膜１８を成長させる。
ス膜１８を成長させる。
(13) 熱処理を行なつて燐硅酸ガラス膜１８中の
燐を基板１１中に拡散し、最終的なソース領域
１７Ｓ及びドレイン領域１７Ｄを形成する。
燐を基板１１中に拡散し、最終的なソース領域
１７Ｓ及びドレイン領域１７Ｄを形成する。
(14) フオト・リソグラフイを適用してドレイン
電極コンタクト窓を形成するが、ゲートに接す
るエツジは酸化膜１６に依るセルフ・アライン
メントで行なうようにする。
電極コンタクト窓を形成するが、ゲートに接す
るエツジは酸化膜１６に依るセルフ・アライン
メントで行なうようにする。
酸化膜１６は熱酸化で形成されたものであ
り、燐硅酸ガラス膜１８よりエツチング・レー
トが遥かに低く、また、厚さも6000〔Å〕〜
7000〔Å〕あるので、燐硅酸ガラス膜１８のセ
ルフ・アラインメント・エツチングに充分耐え
る。従つて、フオト・マスクの厳密な位置合せ
を必要とすることなく容易に電極コンタクト窓
を形成することができる。即ち、ゲート上の酸
化膜１６により、第８図ｂの平面図に示す如
く、ゲート１３Ｇと電極コンタクト窓とを重ね
るようにマスク合わせすることができる。尚、
第８図ｂではソース電極１３Ｓ、酸化膜１６、
燐硅酸ガラス膜１８を省略してあり、また、破
線で示したCWは実際のコンタクト窓、１点鎖
線及び破線で示したCW′はマスク上のコンタク
ト窓を示している。
り、燐硅酸ガラス膜１８よりエツチング・レー
トが遥かに低く、また、厚さも6000〔Å〕〜
7000〔Å〕あるので、燐硅酸ガラス膜１８のセ
ルフ・アラインメント・エツチングに充分耐え
る。従つて、フオト・マスクの厳密な位置合せ
を必要とすることなく容易に電極コンタクト窓
を形成することができる。即ち、ゲート上の酸
化膜１６により、第８図ｂの平面図に示す如
く、ゲート１３Ｇと電極コンタクト窓とを重ね
るようにマスク合わせすることができる。尚、
第８図ｂではソース電極１３Ｓ、酸化膜１６、
燐硅酸ガラス膜１８を省略してあり、また、破
線で示したCWは実際のコンタクト窓、１点鎖
線及び破線で示したCW′はマスク上のコンタク
ト窓を示している。
(15) 例えば蒸着法を適用してアルミニウム膜を
形成し、通常のフオト・リソグラフイでパター
ニングを行ないドレイン電極１９Ｄを形成す
る。
形成し、通常のフオト・リソグラフイでパター
ニングを行ないドレイン電極１９Ｄを形成す
る。
前記実施例ではソース電極１３Ｓを多結晶シリ
コンで形成し、ノンバツチング・コンタクトとし
たが、これは、ドレイン電極１９Ｄと同様にアル
ミニウムで形成しても良いことは云うまでもな
い。
コンで形成し、ノンバツチング・コンタクトとし
たが、これは、ドレイン電極１９Ｄと同様にアル
ミニウムで形成しても良いことは云うまでもな
い。
ノンバツチング・コンタクトをとらない場合の
本発明による素子断面図を第９図に示す。従来電
極コンタクト窓とゲートとの間の距離ｌはフオ
ト・マスクの位置合せ余裕と窓開きの際のサイド
エツチングの量を考慮し、３μ程度必要であつた
のに対し、本発明によれば第９図から明らかなよ
うにｌは多結晶シリコン・ゲート表面の酸化層１
６の厚さの0.5μ程度と小さく、より小型化され
る。
本発明による素子断面図を第９図に示す。従来電
極コンタクト窓とゲートとの間の距離ｌはフオ
ト・マスクの位置合せ余裕と窓開きの際のサイド
エツチングの量を考慮し、３μ程度必要であつた
のに対し、本発明によれば第９図から明らかなよ
うにｌは多結晶シリコン・ゲート表面の酸化層１
６の厚さの0.5μ程度と小さく、より小型化され
る。
以上の説明で判るように、本発明に依れば、シ
リコン・ゲートMIS電界効果トランジスタに於け
る電極コンタクト窓を多結晶シリコン・ゲート上
の熱酸化膜を利用してセルフ・アラインメント方
式で形成することができるので、ゲートに極く近
接してあるいは、第８図ｂの如くゲートと重なり
合わせて設置することが可能となり、その結果、
１素子の占有面積が小さくなり、装置を高密化す
ることができる。また、本発明を実施する場合、
困難な工程は存在しないので容易に実施できる。
リコン・ゲートMIS電界効果トランジスタに於け
る電極コンタクト窓を多結晶シリコン・ゲート上
の熱酸化膜を利用してセルフ・アラインメント方
式で形成することができるので、ゲートに極く近
接してあるいは、第８図ｂの如くゲートと重なり
合わせて設置することが可能となり、その結果、
１素子の占有面積が小さくなり、装置を高密化す
ることができる。また、本発明を実施する場合、
困難な工程は存在しないので容易に実施できる。
第１図は従来例の説明図、第２図乃至第８図は
本発明一実施例に於ける工程の説明図である。第
８図ａは断面図、第８図ｂは平面図を示す。第８
図は本発明の他の実施例の断面図を示す。 図に於いて、１１は基板、１２はフイールド用
酸化膜、１２Ｇはゲート酸化膜、１３は多結晶シ
リコン膜、１３Ｇは多結晶シリコン・ゲート、１
３Ｓはソース電極、１４はポリイミド樹脂膜、１
５は窒化シリコン膜、１６は熱酸化膜、１７Ｓは
ソース領域、１７Ｄはドレイン領域、１８は燐硅
酸ガラス膜、１９Ｄはドレイン電極をそれぞれ示
す。
本発明一実施例に於ける工程の説明図である。第
８図ａは断面図、第８図ｂは平面図を示す。第８
図は本発明の他の実施例の断面図を示す。 図に於いて、１１は基板、１２はフイールド用
酸化膜、１２Ｇはゲート酸化膜、１３は多結晶シ
リコン膜、１３Ｇは多結晶シリコン・ゲート、１
３Ｓはソース電極、１４はポリイミド樹脂膜、１
５は窒化シリコン膜、１６は熱酸化膜、１７Ｓは
ソース領域、１７Ｄはドレイン領域、１８は燐硅
酸ガラス膜、１９Ｄはドレイン電極をそれぞれ示
す。
Claims (1)
- １ 半導体基板上の多結晶シリコン膜に第１のマ
スク膜を形成してからパターニングを行なつて多
結晶シリコン・ゲートを形成し、次に、酸化を遮
断し得る膜を形成してから前記第１のマスク膜を
除去して前記酸化を遮断し得る膜の一部をリフ
ト・オフすることに依り第２のマスク膜を形成
し、次に、該第２のマスク膜を利用して選択酸化
を行なつて前記多結晶シリコン・ゲートの表面に
熱酸化膜を形成し、しかる後、該熱酸化膜を用い
て電極コンタクト窓のセルフ・アラインメント形
成を行なう工程が含まれることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14359377A JPS5476069A (en) | 1977-11-30 | 1977-11-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14359377A JPS5476069A (en) | 1977-11-30 | 1977-11-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5476069A JPS5476069A (en) | 1979-06-18 |
| JPS6133263B2 true JPS6133263B2 (ja) | 1986-08-01 |
Family
ID=15342322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14359377A Granted JPS5476069A (en) | 1977-11-30 | 1977-11-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5476069A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115569A (en) * | 1980-02-18 | 1981-09-10 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of mis field effect transistor integrated circuit device |
| JPS57167677A (en) * | 1981-03-31 | 1982-10-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| CA1197926A (en) * | 1981-12-16 | 1985-12-10 | William D. Ryden | Zero drain overlap and self-aligned contacts and contact methods for mod devices |
| US5244621A (en) * | 1989-12-26 | 1993-09-14 | Mitsubishi Gas Chemical Company, Inc. | Process for shaping ceramic composites |
-
1977
- 1977-11-30 JP JP14359377A patent/JPS5476069A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5476069A (en) | 1979-06-18 |
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