JPS6134178B2 - - Google Patents
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- JPS6134178B2 JPS6134178B2 JP57202222A JP20222282A JPS6134178B2 JP S6134178 B2 JPS6134178 B2 JP S6134178B2 JP 57202222 A JP57202222 A JP 57202222A JP 20222282 A JP20222282 A JP 20222282A JP S6134178 B2 JPS6134178 B2 JP S6134178B2
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- Japan
- Prior art keywords
- key
- prevention
- bit
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
- G06F12/1475—Key-lock mechanism in a virtual system, e.g. with translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Description
本発明は、データ処理システムの主記憶装置
（MS）における重要領域のデータ取出防止に関す
る。このような重要領域は、取出防止フイールド
を有する単一の記憶保護キーによつて保護するこ
とのできる主記憶装置ブロツクの大きさにより小
さく、その中に含まれている。 先行技術 本明細書における取出防止は、IBMシステム／
370操作解説書（IBM System／370Principles of
Operation，Form No.GM22―7000―８）の「記
憶装置におけるキー」部分に限定される様式で使
用される。この操作解説書はMS中の2KB又は
4KBごとに１つの記憶保護キーを設けるシステ
ム／370のアーキテクチヤーを定義している。記
憶装置リクエストに対する取出防止とは、CPU
の現在のプログラム状況ワード（PSW）にある
ゼロでないキーのアクセス・フイールドが、関連
したキー（即ち、リクエストがなされつつある主
記憶装置のアドレス・ブロツクへ現在割当てられ
ているキー）にあるアクセス・フイールドと一致
しない場合に、CPU取出リクエストによる記憶
装置のアクセスを防止することである。ゼロのキ
ーは例外条件である。何故ならば、キー・ゼロは
監視状態のプログラムによつてのみ使用されるよ
う予約されているからである。従つて、キー・ゼ
ロのリクエストは、アクセス・フイールドが不一
致であつても、また記憶キーにおける取出防止ビ
ツトの状態がどうであつても、記憶装置へアクセ
スすることを許される。従つて、取出しを防止さ
れた記憶装置ブロツクに対してキーの不一致が生
じると（キー・ゼロの場合を除いて）、(1)取出防
止機構がオンの時、非ゼロ・キーの取出リクエス
ト及び非ゼロ・キーの記憶リクエストは禁止さ
れ、(2)取出防止機構がオフの時、非ゼロ・キーの
記憶リクエストは禁止され、取出リクエストは許
される。かくて、取出防止ビツトの状態がどうで
あつても、不一致非ゼロ・キーのリクエストに対
して、記憶装置の保護が実現される。現在のシス
テム／370制御プログラムの或るもの（例えば
MVS／SP）は、MSを4KBページ・フレーム単位
で割振つたり、割振り解除したりする。システ
ム／370アーキテクチヤーの下では、各CPUはそ
のPSAページ・フレームを実アドレス０―4095へ
割当てられ、ハードウエア制御に関連した重要な
情報を含むようになつている。例えば、MVS／
SPを使用する多重プロセツサ（MP）において
は、各CPUは、そのPSAページ・フレームを、
共用されたMSの中の異つた絶対アドレスへ割当
てられる。それは、それぞれのCPUのために、
実アドレス０―4095へ異つた接頭部をつけること
によつてなされる。 システム／370CPUは２つの2KB保護ブロツク
を有する。２つの2KB記憶保護キーは、主記憶装
置内のそれぞれの4KBページ・フレームのため
に、MVSに対して同じ値にセツトされる。PSA
ページ・フレームについては、２つの2KBブロツ
クのための２つのキーにおいて、アクセス・フイ
ールドはゼロへセツトされ、取出防止ビツトはオ
フにセツトされる。他のページ・フレームの各々
も、その２つの2KBキーを同じようにセツトされ
る。 更に最近のシステム／370CPUは4KB保護ブロ
ツクを有することができる。このブロツクの各々
は１つの関連したキーを有する。PSAページ・フ
レームは、その関連したキーを、取出防止無能化
信号によつてセツトされる。これは、全てのユー
ザがアドレス０―2047をフエツチできるようにす
るため、フレームの4KBバイトの全てについて取
出防止を禁止する。不幸にして、これは、アドレ
ス2U48―4095における4KBブロツクの他の部分
についても取出防止を禁止する。 主記憶装置の保護は、先行技術において大きな
技術課題であつた。例えば、米国特許3576544、
3825903、3651475、4093987はこの問題を取扱つ
ている。しかし、これらの米国特許のいずれも、
本願特許請求の範囲に記載されたような発明の主
題を開示していない。 本発明の要約 米国特許4093987に開示されるシステム／370の
低記憶装置保護は、ゼロを含む任意のキーを使用
する記憶装置リクエストに対して保護を達成す
る。他方、本発明の装置は、キー・ゼロに対して
は保護を達成しないが、ゼロでないキーが、取出
防止ビツトによつて通常保護可能な領域内にある
副領域にアクセスすることを許す。 本発明は、4KBページの全てについて4KB記憶
保護キーを使用するシステム／370拡張アーキテ
クチヤーへ、記憶保護キーの動作を拡張する。本
発明の効果として、4KBキーをもつてしては達成
され得ない異つた種類の取出防止方法をPSAペー
ジ内で実行することによつて、システムの統合性
が改善される。 特別の4KBブロツク内で異つた取出防止方法を
可能とするため、本発明は、MS中の所定の実ア
ドレスに置かれたページに対して4KB記憶の通常
の動作を１部無効にする取出防止無効制御回路を
使用する。4KB取出防止機能が特別のページの
4KBブロツクのためにオンにセツトされている
間、取出防止無効制御回路は、特別のページの実
アドレスの１部について（例えばアドレス０―
2047）取出防止機能を無能化する。 無効動作の能動化は、制御レジスタにある取出
防止無効制御ビツト（例えば制御レジスタ０のビ
ツト６）によつて制御される。 実施例の説明 第１図は、制御レジスタCR0のビツト６（CR0
ビツト６ともいう）が、どのようにして取出防止
無効機能を制御するかを示す。 仮定として、PSAブロツクのための記憶キー
は、そのアクセス・フイールドをキー・ゼロへセ
ツトされているものとする（従つて、PSAブロツ
クは、監視プログラム状態のプログラムによつて
のみ、記憶されることができる。） 実施例における無効制御回路は、PSAページと
呼ばれる所定の実アドレスを有する特別の4KBペ
ージへ適用され、PSAページの異つた2KB部分に
ついて、異つた種類の取出防止機能を達成する。
上記の2KB部分の２つは、それぞれのCPUへ割
当てられた接頭値によつて位置を決定された主記
憶装置のページ・フレーム（即ちPSAブロツク）
の中で、主記憶装置の実アドレス０―2047及び
2048―4095に置かれるように予め決定される。 次の表は、4KBキーを使用するCPUのため
に、CR0のビツト６がどのように記憶装置の動作
に影響を与えるかを要約したものである。
（MS）における重要領域のデータ取出防止に関す
る。このような重要領域は、取出防止フイールド
を有する単一の記憶保護キーによつて保護するこ
とのできる主記憶装置ブロツクの大きさにより小
さく、その中に含まれている。 先行技術 本明細書における取出防止は、IBMシステム／
370操作解説書（IBM System／370Principles of
Operation，Form No.GM22―7000―８）の「記
憶装置におけるキー」部分に限定される様式で使
用される。この操作解説書はMS中の2KB又は
4KBごとに１つの記憶保護キーを設けるシステ
ム／370のアーキテクチヤーを定義している。記
憶装置リクエストに対する取出防止とは、CPU
の現在のプログラム状況ワード（PSW）にある
ゼロでないキーのアクセス・フイールドが、関連
したキー（即ち、リクエストがなされつつある主
記憶装置のアドレス・ブロツクへ現在割当てられ
ているキー）にあるアクセス・フイールドと一致
しない場合に、CPU取出リクエストによる記憶
装置のアクセスを防止することである。ゼロのキ
ーは例外条件である。何故ならば、キー・ゼロは
監視状態のプログラムによつてのみ使用されるよ
う予約されているからである。従つて、キー・ゼ
ロのリクエストは、アクセス・フイールドが不一
致であつても、また記憶キーにおける取出防止ビ
ツトの状態がどうであつても、記憶装置へアクセ
スすることを許される。従つて、取出しを防止さ
れた記憶装置ブロツクに対してキーの不一致が生
じると（キー・ゼロの場合を除いて）、(1)取出防
止機構がオンの時、非ゼロ・キーの取出リクエス
ト及び非ゼロ・キーの記憶リクエストは禁止さ
れ、(2)取出防止機構がオフの時、非ゼロ・キーの
記憶リクエストは禁止され、取出リクエストは許
される。かくて、取出防止ビツトの状態がどうで
あつても、不一致非ゼロ・キーのリクエストに対
して、記憶装置の保護が実現される。現在のシス
テム／370制御プログラムの或るもの（例えば
MVS／SP）は、MSを4KBページ・フレーム単位
で割振つたり、割振り解除したりする。システ
ム／370アーキテクチヤーの下では、各CPUはそ
のPSAページ・フレームを実アドレス０―4095へ
割当てられ、ハードウエア制御に関連した重要な
情報を含むようになつている。例えば、MVS／
SPを使用する多重プロセツサ（MP）において
は、各CPUは、そのPSAページ・フレームを、
共用されたMSの中の異つた絶対アドレスへ割当
てられる。それは、それぞれのCPUのために、
実アドレス０―4095へ異つた接頭部をつけること
によつてなされる。 システム／370CPUは２つの2KB保護ブロツク
を有する。２つの2KB記憶保護キーは、主記憶装
置内のそれぞれの4KBページ・フレームのため
に、MVSに対して同じ値にセツトされる。PSA
ページ・フレームについては、２つの2KBブロツ
クのための２つのキーにおいて、アクセス・フイ
ールドはゼロへセツトされ、取出防止ビツトはオ
フにセツトされる。他のページ・フレームの各々
も、その２つの2KBキーを同じようにセツトされ
る。 更に最近のシステム／370CPUは4KB保護ブロ
ツクを有することができる。このブロツクの各々
は１つの関連したキーを有する。PSAページ・フ
レームは、その関連したキーを、取出防止無能化
信号によつてセツトされる。これは、全てのユー
ザがアドレス０―2047をフエツチできるようにす
るため、フレームの4KBバイトの全てについて取
出防止を禁止する。不幸にして、これは、アドレ
ス2U48―4095における4KBブロツクの他の部分
についても取出防止を禁止する。 主記憶装置の保護は、先行技術において大きな
技術課題であつた。例えば、米国特許3576544、
3825903、3651475、4093987はこの問題を取扱つ
ている。しかし、これらの米国特許のいずれも、
本願特許請求の範囲に記載されたような発明の主
題を開示していない。 本発明の要約 米国特許4093987に開示されるシステム／370の
低記憶装置保護は、ゼロを含む任意のキーを使用
する記憶装置リクエストに対して保護を達成す
る。他方、本発明の装置は、キー・ゼロに対して
は保護を達成しないが、ゼロでないキーが、取出
防止ビツトによつて通常保護可能な領域内にある
副領域にアクセスすることを許す。 本発明は、4KBページの全てについて4KB記憶
保護キーを使用するシステム／370拡張アーキテ
クチヤーへ、記憶保護キーの動作を拡張する。本
発明の効果として、4KBキーをもつてしては達成
され得ない異つた種類の取出防止方法をPSAペー
ジ内で実行することによつて、システムの統合性
が改善される。 特別の4KBブロツク内で異つた取出防止方法を
可能とするため、本発明は、MS中の所定の実ア
ドレスに置かれたページに対して4KB記憶の通常
の動作を１部無効にする取出防止無効制御回路を
使用する。4KB取出防止機能が特別のページの
4KBブロツクのためにオンにセツトされている
間、取出防止無効制御回路は、特別のページの実
アドレスの１部について（例えばアドレス０―
2047）取出防止機能を無能化する。 無効動作の能動化は、制御レジスタにある取出
防止無効制御ビツト（例えば制御レジスタ０のビ
ツト６）によつて制御される。 実施例の説明 第１図は、制御レジスタCR0のビツト６（CR0
ビツト６ともいう）が、どのようにして取出防止
無効機能を制御するかを示す。 仮定として、PSAブロツクのための記憶キー
は、そのアクセス・フイールドをキー・ゼロへセ
ツトされているものとする（従つて、PSAブロツ
クは、監視プログラム状態のプログラムによつて
のみ、記憶されることができる。） 実施例における無効制御回路は、PSAページと
呼ばれる所定の実アドレスを有する特別の4KBペ
ージへ適用され、PSAページの異つた2KB部分に
ついて、異つた種類の取出防止機能を達成する。
上記の2KB部分の２つは、それぞれのCPUへ割
当てられた接頭値によつて位置を決定された主記
憶装置のページ・フレーム（即ちPSAブロツク）
の中で、主記憶装置の実アドレス０―2047及び
2048―4095に置かれるように予め決定される。 次の表は、4KBキーを使用するCPUのため
に、CR0のビツト６がどのように記憶装置の動作
に影響を与えるかを要約したものである。
【表】
ビツトのセツトによつて、取出防止
を制御される)。
もしCR0ビツト６の状態がゼロであれば、アド
レス０―2047に対する取出防止は無効とされな
い。従つて、PSAアドレス０―4095の全ては、関
連したＦビツト状態が１である時、取出しを防止
される。かくて、非ゼロのキーを有する取出リク
エストは、そのアクセス・フイールド上で不一致
となり、Ｆビツトの状態に従つて、PSAブロツク
の全ての実アドレス０―4095について、アクセス
を許されるか又は禁止される。キー・ゼロのリク
エストは一致を生じ、関連したＦビツトの状態の
如何によらず、実アドレス０―4095への記憶又は
そこからの取出しを許される。 もしCR0ビツト６のの状態が１であれば、非ゼ
ロのPSW記憶保護キーを有する全てのリクエス
トについて、関連したＦビツトによる制御は、ア
ドレス０―2047に対して無効とされ、リクエスト
がPSA記憶キーと一致を生ずるかどうかの如何を
問わず、アドレス０―2047に対する取出アクセス
が許される。しかし、アドレス2048―4095に対す
る取出アクセスは、関連した4KB記憶保護キーに
おけるＦビツトの状態によつて制御され続ける。
換言すれば、CR0ビツト６がオンにセツトされて
いる時（例えば、１状態へセツトされている
時）、CPUのPSAにおける実アドレス2048―4095
は、一致を生じない非ゼロ・キーのリクエストに
よるアクセスに対して取出しを防止されるが（関
連した取出防止ビツトＦが、PSAページに対する
記憶保護キーにおいてオンである間）、アドレス
０―2047の関連したＦビツトによる取出防止は無
効にされるので、それらのアドレスは不一致を生
じるリクエストに対して取出を防止されない。か
くて、アドレス2048―4095が取出しを防止されて
いる間、非ゼロの記憶保護キーを使用する（例え
ば、現在のPSWの中に１―15のキーを有する）
取出リクエスト又は記憶リクエストは、主記憶装
置の4KBブロツクにおける実アドレス2048―4095
において、データアクセスすることができない。
従つて、そのような取出防止の無効中、アクセ
ス・フイールドのキーの不一致が生じても、キ
ー・ゼロを使用する取出リクエスト又は記憶リク
エストはアドレス2048―4095にアクセスすること
ができる。PSAアドレス０―2047は、4KBのPSA
ブロツクについて、関連した記憶保護キーにある
Ｆビツトのオンのセツトによつて取出しを防止さ
れないので、任意のキーによる取出リクエストは
許される。それは、キーのアクセス・フイールド
でキーの不一致が生じる場合でもそうである。し
かし、非ゼロ・キーの記憶リクエストは、アドレ
ス０―2047にアクセスすることができない。何故
ならば、ゼロの記憶キーの場合に、アクセス・フ
イールドのキーの不一致が生じるからである。キ
ー・ゼロリクエストは、キーの一致を生じるか
ら、アドレス０―2047へ記憶することができる。 第２図は、２つの2KB部分（実アドレス範囲０
―2047及び2048―4095）を有する特別の4KB
PSAブロツクに対する4KBキー取出防止無効制御
回路の実施例を示す。CPU１１は命令（Ｉ）ユ
ニツト及び実行（Ｅ）ユニツトを含む。実行ユニ
ツトは命令を実行し、記憶装置リクエスト信号１
７を発生する。信号１７は、主記憶装置に対する
命令及びオペランド論理アドレス・ストリーム１
８によつて表わされる。これらの論理アドレス
は、市販されているシステム／370CPUに見出さ
れるような通常のアドレス変換回路へ与えられ
る。この変換回路は、対応する実アドレスを、変
換器の実アドレス・レジスタ１９にある31ビツ
ト・アドレス・ワードとして与える（レジスタ１
９は、論理アドレスを使用するCPUにおいて各
アドレス変換の結果を受取るか、又は動的アドレ
ス変換機構がない場合に、Ｉユニツト又はＥユニ
ツトから直接に上記結果を受取る）。レジスタ１
９において、システムの主記憶装置をアドレスす
るために必要なビツト位置より高い順位を有する
アドレス・ワードのビツト位置は、ゼロ状態へセ
ツトされる。 線４９は、レジスタ１９にある実アドレスから
主記憶装置中の2KBサイズ・ブロツクを限定する
高順位ビツト位置を（31ビツト・アドレス・ワー
ドに関するビツト位置１から2KBビツト位置20ま
での位置として示される）、OR回路５１へ与え
る。OR回路５１は、その出力を受取るインバー
タ５２を有する。PSAブロツク内の実アドレス範
囲０―2047に対する記憶リクエストは、線４９の
全てがゼロ状態にある時に検出される。このゼロ
状態は、インバータ５２をして出力信号を生ぜし
める。従つて、この出力信号は、4KB PSAブロ
ツク内の低位の2KBアドレスに対するリクエスト
についてのみ生じる。 更に、線４９は、CPUのために異つたPSAブ
ロツクの絶対アドレスを発生するため、リクエス
トされた実アドレスのビツト１―20を通常の接頭
回路６２へ送る。ビツト20は、4Kブロツク・サ
イズにおいてのみ、CPUの接頭化で無視され
る。絶対アドレスは変換索引緩衝機構（TLB）
へ送られ、MS中でリクエストされたページ・フ
レームを位置ずけるために使用される。絶対アド
レスは、キヤツシユ及び主記憶装置中でリクエス
トされたデータへアクセスするための使用され、
かつ通常の記憶保護キー選択回路６３へ与えられ
る。それは、関連した記憶保護キーへアクセス
し、一致又は不一致を決定するため、記憶保護キ
ーを現PSWのキーと比較し、その取出防止ビツ
トの状態を線４９上に出力するためである。 4KBキーに対する一致及び不一致の保護動作
は、本明細書で開示される無効制御機能を除い
て、そのような動作が通常のシステム／370CPU
のために処理される方法と同じようにして処理さ
れる。 AND回路６６は、線６４上の取出防止ビツト
信号、及びCPUから線１６上に与えられる取出
リクエスト信号を受取り、線６７上に取出防止無
視信号を発生する。 実施例では、システム／370CPUに見出される
ような制御レジスタCR0のビツト位置６が使用さ
れる。CR0ビツト６は、線４１の能動化を制御す
ることによつて、PSA 4KBブロツクのために、
取出防止無効制御回路の能動化及び非能動化を制
御する。 AND回路４３は、線４１の能動信号、線１６
上のCPU取出リクエスト信号、リクエストが実
アドレス０―2047へなされつつあることを示す線
５３上の信号によつて能動化される。 従つて、AND回路４３から出力信号は、アド
レス０―2047について取出防止無効信号がアクチ
ブである間、取出リクエストが実アドレス０―
2047へなされる時に与えられる。AND回路４３
の出力は、インバータ４４によつて反転され、
AND回路４５へ入力として与えられる。AND回
路４５は、AND回路６６から取出防止無視信号
を受取る。インバータ４４から出力は、アドレス
０―2047への取出リクエストが無効にされるべき
でない時にのみ、AND回路４５を条件ずける。
その結果、AND回路４５は、無効制御回路が能
動化されている間、アドレス０―2047への取出リ
クエストについて取出防止無視信号を出力しな
い。しかし、AND回路４５は、PSA取出防止ビ
ツトがオンであれば、アドレス2048―4095のため
に取出防止無視信号を出力し、かつ取出防止ビツ
トが能動化されている他のMSブロツクに対する
取出リクエストについて、取出防止無視信号を出
力する。 インバータ４７は、AND回路４５から出力を
受取り、取出防止無視信号がAND回路４５から
与えられない限り、AND回路４９を条件ずけ
る。かくて、AND回路４９は取出リクエスト能
動信号を出力し、この信号は取出リクエストされ
たMSデータのアクセスを能動化する。もしAND
回路４９が取出リクエストのために出力を生じな
いならば、そのリクエストはキヤンセルされ、デ
ータのアクセスはそのリクエストについて実行さ
れない。従つて、PSAページの最初の2048バイト
に対する取出リクエストは、AND回路６６から
取出防止無視信号を発生するが、取出防止無効状
態の能動化を生じるAND回路４３がAND回路４
５の条件付けを解除して、AND回路４５から出
力を発生させないので、リクエストはキヤンセル
されない。AND回路４５の条件解除は、PSA取
出防止ビツトが能動化されている間、線１６上の
取出リクエスト信号によつてANDゲート４９を
能動化する。 AND回路４５からの取出防止無視信号は、記
憶保護割込コード発生器４８を能動化して、リク
エストを出しているプログラムに割込み、切換え
られたPSWへ割込コードを挿入し、その割込み
の原因として、無効にされなかつた取出防止無視
状態を表示する。 Ｉ／Ｏチヤネルの主記憶装置記憶及び取出防止
機能は、本発明に従う取出無効制御回路によつて
影響を受けず、現在使用されているIBMシステ
ム／370で実行されている通常の方法に従つて実
行される。
を制御される)。
もしCR0ビツト６の状態がゼロであれば、アド
レス０―2047に対する取出防止は無効とされな
い。従つて、PSAアドレス０―4095の全ては、関
連したＦビツト状態が１である時、取出しを防止
される。かくて、非ゼロのキーを有する取出リク
エストは、そのアクセス・フイールド上で不一致
となり、Ｆビツトの状態に従つて、PSAブロツク
の全ての実アドレス０―4095について、アクセス
を許されるか又は禁止される。キー・ゼロのリク
エストは一致を生じ、関連したＦビツトの状態の
如何によらず、実アドレス０―4095への記憶又は
そこからの取出しを許される。 もしCR0ビツト６のの状態が１であれば、非ゼ
ロのPSW記憶保護キーを有する全てのリクエス
トについて、関連したＦビツトによる制御は、ア
ドレス０―2047に対して無効とされ、リクエスト
がPSA記憶キーと一致を生ずるかどうかの如何を
問わず、アドレス０―2047に対する取出アクセス
が許される。しかし、アドレス2048―4095に対す
る取出アクセスは、関連した4KB記憶保護キーに
おけるＦビツトの状態によつて制御され続ける。
換言すれば、CR0ビツト６がオンにセツトされて
いる時（例えば、１状態へセツトされている
時）、CPUのPSAにおける実アドレス2048―4095
は、一致を生じない非ゼロ・キーのリクエストに
よるアクセスに対して取出しを防止されるが（関
連した取出防止ビツトＦが、PSAページに対する
記憶保護キーにおいてオンである間）、アドレス
０―2047の関連したＦビツトによる取出防止は無
効にされるので、それらのアドレスは不一致を生
じるリクエストに対して取出を防止されない。か
くて、アドレス2048―4095が取出しを防止されて
いる間、非ゼロの記憶保護キーを使用する（例え
ば、現在のPSWの中に１―15のキーを有する）
取出リクエスト又は記憶リクエストは、主記憶装
置の4KBブロツクにおける実アドレス2048―4095
において、データアクセスすることができない。
従つて、そのような取出防止の無効中、アクセ
ス・フイールドのキーの不一致が生じても、キ
ー・ゼロを使用する取出リクエスト又は記憶リク
エストはアドレス2048―4095にアクセスすること
ができる。PSAアドレス０―2047は、4KBのPSA
ブロツクについて、関連した記憶保護キーにある
Ｆビツトのオンのセツトによつて取出しを防止さ
れないので、任意のキーによる取出リクエストは
許される。それは、キーのアクセス・フイールド
でキーの不一致が生じる場合でもそうである。し
かし、非ゼロ・キーの記憶リクエストは、アドレ
ス０―2047にアクセスすることができない。何故
ならば、ゼロの記憶キーの場合に、アクセス・フ
イールドのキーの不一致が生じるからである。キ
ー・ゼロリクエストは、キーの一致を生じるか
ら、アドレス０―2047へ記憶することができる。 第２図は、２つの2KB部分（実アドレス範囲０
―2047及び2048―4095）を有する特別の4KB
PSAブロツクに対する4KBキー取出防止無効制御
回路の実施例を示す。CPU１１は命令（Ｉ）ユ
ニツト及び実行（Ｅ）ユニツトを含む。実行ユニ
ツトは命令を実行し、記憶装置リクエスト信号１
７を発生する。信号１７は、主記憶装置に対する
命令及びオペランド論理アドレス・ストリーム１
８によつて表わされる。これらの論理アドレス
は、市販されているシステム／370CPUに見出さ
れるような通常のアドレス変換回路へ与えられ
る。この変換回路は、対応する実アドレスを、変
換器の実アドレス・レジスタ１９にある31ビツ
ト・アドレス・ワードとして与える（レジスタ１
９は、論理アドレスを使用するCPUにおいて各
アドレス変換の結果を受取るか、又は動的アドレ
ス変換機構がない場合に、Ｉユニツト又はＥユニ
ツトから直接に上記結果を受取る）。レジスタ１
９において、システムの主記憶装置をアドレスす
るために必要なビツト位置より高い順位を有する
アドレス・ワードのビツト位置は、ゼロ状態へセ
ツトされる。 線４９は、レジスタ１９にある実アドレスから
主記憶装置中の2KBサイズ・ブロツクを限定する
高順位ビツト位置を（31ビツト・アドレス・ワー
ドに関するビツト位置１から2KBビツト位置20ま
での位置として示される）、OR回路５１へ与え
る。OR回路５１は、その出力を受取るインバー
タ５２を有する。PSAブロツク内の実アドレス範
囲０―2047に対する記憶リクエストは、線４９の
全てがゼロ状態にある時に検出される。このゼロ
状態は、インバータ５２をして出力信号を生ぜし
める。従つて、この出力信号は、4KB PSAブロ
ツク内の低位の2KBアドレスに対するリクエスト
についてのみ生じる。 更に、線４９は、CPUのために異つたPSAブ
ロツクの絶対アドレスを発生するため、リクエス
トされた実アドレスのビツト１―20を通常の接頭
回路６２へ送る。ビツト20は、4Kブロツク・サ
イズにおいてのみ、CPUの接頭化で無視され
る。絶対アドレスは変換索引緩衝機構（TLB）
へ送られ、MS中でリクエストされたページ・フ
レームを位置ずけるために使用される。絶対アド
レスは、キヤツシユ及び主記憶装置中でリクエス
トされたデータへアクセスするための使用され、
かつ通常の記憶保護キー選択回路６３へ与えられ
る。それは、関連した記憶保護キーへアクセス
し、一致又は不一致を決定するため、記憶保護キ
ーを現PSWのキーと比較し、その取出防止ビツ
トの状態を線４９上に出力するためである。 4KBキーに対する一致及び不一致の保護動作
は、本明細書で開示される無効制御機能を除い
て、そのような動作が通常のシステム／370CPU
のために処理される方法と同じようにして処理さ
れる。 AND回路６６は、線６４上の取出防止ビツト
信号、及びCPUから線１６上に与えられる取出
リクエスト信号を受取り、線６７上に取出防止無
視信号を発生する。 実施例では、システム／370CPUに見出される
ような制御レジスタCR0のビツト位置６が使用さ
れる。CR0ビツト６は、線４１の能動化を制御す
ることによつて、PSA 4KBブロツクのために、
取出防止無効制御回路の能動化及び非能動化を制
御する。 AND回路４３は、線４１の能動信号、線１６
上のCPU取出リクエスト信号、リクエストが実
アドレス０―2047へなされつつあることを示す線
５３上の信号によつて能動化される。 従つて、AND回路４３から出力信号は、アド
レス０―2047について取出防止無効信号がアクチ
ブである間、取出リクエストが実アドレス０―
2047へなされる時に与えられる。AND回路４３
の出力は、インバータ４４によつて反転され、
AND回路４５へ入力として与えられる。AND回
路４５は、AND回路６６から取出防止無視信号
を受取る。インバータ４４から出力は、アドレス
０―2047への取出リクエストが無効にされるべき
でない時にのみ、AND回路４５を条件ずける。
その結果、AND回路４５は、無効制御回路が能
動化されている間、アドレス０―2047への取出リ
クエストについて取出防止無視信号を出力しな
い。しかし、AND回路４５は、PSA取出防止ビ
ツトがオンであれば、アドレス2048―4095のため
に取出防止無視信号を出力し、かつ取出防止ビツ
トが能動化されている他のMSブロツクに対する
取出リクエストについて、取出防止無視信号を出
力する。 インバータ４７は、AND回路４５から出力を
受取り、取出防止無視信号がAND回路４５から
与えられない限り、AND回路４９を条件ずけ
る。かくて、AND回路４９は取出リクエスト能
動信号を出力し、この信号は取出リクエストされ
たMSデータのアクセスを能動化する。もしAND
回路４９が取出リクエストのために出力を生じな
いならば、そのリクエストはキヤンセルされ、デ
ータのアクセスはそのリクエストについて実行さ
れない。従つて、PSAページの最初の2048バイト
に対する取出リクエストは、AND回路６６から
取出防止無視信号を発生するが、取出防止無効状
態の能動化を生じるAND回路４３がAND回路４
５の条件付けを解除して、AND回路４５から出
力を発生させないので、リクエストはキヤンセル
されない。AND回路４５の条件解除は、PSA取
出防止ビツトが能動化されている間、線１６上の
取出リクエスト信号によつてANDゲート４９を
能動化する。 AND回路４５からの取出防止無視信号は、記
憶保護割込コード発生器４８を能動化して、リク
エストを出しているプログラムに割込み、切換え
られたPSWへ割込コードを挿入し、その割込み
の原因として、無効にされなかつた取出防止無視
状態を表示する。 Ｉ／Ｏチヤネルの主記憶装置記憶及び取出防止
機能は、本発明に従う取出無効制御回路によつて
影響を受けず、現在使用されているIBMシステ
ム／370で実行されている通常の方法に従つて実
行される。
第１図は本発明の概略的動作を示し、第２図は
本発明の詳細な実施例を示す。 １１……CPU、１９……変換器実アドレス・
レジスタ、６２……接頭回路、６３……記憶保護
キー選択回路、４８……記憶保護割込コード発生
器、CR0……制御レジスタ。
本発明の詳細な実施例を示す。 １１……CPU、１９……変換器実アドレス・
レジスタ、６２……接頭回路、６３……記憶保護
キー選択回路、４８……記憶保護割込コード発生
器、CR0……制御レジスタ。
Claims (1)
- １ 複数のアドレス可能な記憶ブロツクより成る
主記憶装置を有し、上記記憶ブロツクの各々に１
個の記憶保護キーが設けられており、上記記憶保
護キーの各々は関連した記憶ブロツクにおけるデ
ータの取出防止を制御するための取出防止フイー
ルドを有し、上記記憶ブロツクの中から特別の記
憶ブロツクを選択することができる能力を有する
データ処理システムにおいるデータの取出防止制
御機構であつて、上記特別の記憶ブロツクに含ま
れる複数の実アドレス範囲のうち１つの実アドレ
ス範囲に対してデータの取出防止の無効化を制御
するため無効信号を発生するように設定可能な制
御レジスタと、上記無効信号が存在している間に
上記１つの実アドレス範囲に対してなされたデー
タの取出リクエストによるデータ・アクセスを能
動化する制御手段と、上記特別の記憶ブロツクに
含まれる他の実アドレス範囲に対してなされたデ
ータの取出リクエストによるデータ・アクセスを
上記特別の記憶ブロツクに関連した上記取出防止
フイールドの状態によつて制御する手段とを具備
するデータの取出防止制御機構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/345,961 US4472790A (en) | 1982-02-05 | 1982-02-05 | Storage fetch protect override controls |
| US345961 | 1982-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139400A JPS58139400A (ja) | 1983-08-18 |
| JPS6134178B2 true JPS6134178B2 (ja) | 1986-08-06 |
Family
ID=23357303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202222A Granted JPS58139400A (ja) | 1982-02-05 | 1982-11-19 | デ−タの取出防止制御機構 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4472790A (ja) |
| EP (1) | EP0085755B1 (ja) |
| JP (1) | JPS58139400A (ja) |
| AU (1) | AU552747B2 (ja) |
| CA (1) | CA1180464A (ja) |
| DE (1) | DE3279452D1 (ja) |
| ES (1) | ES8402666A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60107156A (ja) * | 1983-11-16 | 1985-06-12 | Hitachi Ltd | デ−タ処理システム |
| JPS6376034A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | 多重アドレス空間制御方式 |
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| US4135240A (en) * | 1973-07-09 | 1979-01-16 | Bell Telephone Laboratories, Incorporated | Protection of data file contents |
| US3905023A (en) * | 1973-08-15 | 1975-09-09 | Burroughs Corp | Large scale multi-level information processing system employing improved failsaft techniques |
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-
1982
- 1982-02-05 US US06/345,961 patent/US4472790A/en not_active Expired - Lifetime
- 1982-10-29 EP EP82110018A patent/EP0085755B1/en not_active Expired
- 1982-10-29 DE DE8282110018T patent/DE3279452D1/de not_active Expired
- 1982-11-19 JP JP57202222A patent/JPS58139400A/ja active Granted
- 1982-12-17 CA CA000417965A patent/CA1180464A/en not_active Expired
- 1982-12-22 AU AU91801/82A patent/AU552747B2/en not_active Ceased
-
1983
- 1983-01-07 ES ES518824A patent/ES8402666A1/es not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| AU552747B2 (en) | 1986-06-19 |
| ES518824A0 (es) | 1984-02-01 |
| DE3279452D1 (en) | 1989-03-23 |
| US4472790A (en) | 1984-09-18 |
| CA1180464A (en) | 1985-01-02 |
| EP0085755A2 (en) | 1983-08-17 |
| AU9180182A (en) | 1983-08-11 |
| EP0085755A3 (en) | 1986-06-11 |
| JPS58139400A (ja) | 1983-08-18 |
| EP0085755B1 (en) | 1989-02-15 |
| ES8402666A1 (es) | 1984-02-01 |
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