JPS6135016A

JPS6135016A - Ｆｍ検波回路

Info

Publication number: JPS6135016A
Application number: JP14909985A
Authority: JP
Inventors: Enu Deyuukusu Jiyon; ジヨン・エヌ・デユークス; Ei Baumugaatona Richiyaado; リチヤード・エイ・バウムガートナ; Ei Shiyuupu Toomasu; トーマス・エイ・シユープ
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1984-07-05
Filing date: 1985-07-05
Publication date: 1986-02-19
Also published as: US4603301A; JPH0658614U

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は改良された遅延回路を用いたＦＭ検波回路に関
する。

〔従来技術の説明〕

アナログ信号を処理する場合には信号遅延線路を使用し
なければならないことが多い。このような遅延線路は一
般にその性質によりアナログかディジタルかに分類する
ことができる。アナログ遅延線路の典型的な例は１９７
３年８月３日に発行されたＰｕｃｋｅｔｔｅ、他になる
米国特許３，９７３．１３８号に開示されている。ここ
では、所定の時間おくれを発生ずるのに直列に接続した
コンデンサから成るパケット・ブリゲート（ｂａｃｋｅ
ｔ　ｂｒｉｇａｄｅ）を使用している。このようなアナ
ログ遅延線路は残念なことに比較的高価であり、アナロ
グスイッチを使用しなければならず、しかもクロストー
クの問題を受けやすい。加えて、単独で使用するかある
いはカスケードにして使用するとき、このようなアナロ
グ装置は処理される信号の帯域幅が狭められるのを避け
られない。

典型的なディジタル遅延線路は１９７３年９月１８日に
発行されたＣｏｖｉｎｇｔｏｎになる米国特許３．７６
０．２８０号に開示されている。ここでは一つのアナロ
グ信号チャネルが周波数変調（ＦＭ）信号に変換されこ
れがクロックで制御されているディジタル・シフト・レ
ジスタによって遅延を受ける。得られた遅延ディジタル
信号は復調されて遅延アナログ信号となる。このような
ディジタル遅延装置はアナログ遅延線路に関する多くの
問題を克服してはいるが、帯域幅の問題はやはり残って
いる。ディジタル信号はシフト・レジスタを介してクロ
ック信号により伝わるので、系全体の帯域幅を確保する
には非常に高速なシフト・レジスタとクロックとを使用
する必要がある。したがって、従来の信号サンプリング
の理論によれば、遅延出力信号が０．１％のパルス幅分
解能で５メガヘルツ（ＭＩｌｚ）の情報帯域帯を備えて
いるためには、シフト・レジスタは１０ギガヘルツ（Ｇ
Ｈｚ）　（すなわぢ、５Ｍ１ｌｚｘ１０００Ｘ２）以上
のクロックで制御されなげればならない。

他の方式として、たとえば１９７８年１１月７日発行の
Ａｒｎ５ｔｅｉｎになる米国特許４，１２４，８２０号
に開示された、クロックで制御されるシフト・１／ジス
タを使用しない遅延線路がある。これはＦＭ信号をカス
ケードに配列した多数の従来型ディジタル・ゲートと論
理ゲートに接続されたランチとに加えて遅延回路を通過
するＦＭパルスを再構成することにより所望の遅延機能
を得ている。そして、伝播おくれは外部のタイミング容
量または抵抗を加えて調節し、装置ごとの変動を補償し
ている。このような非同期遅延線路は前掲の米国特許３
，７６０゜２８０号のもののようにクロックを使用して
はいないが、得られる出力信号では個々のディジタル・
ゲートの帯域幅が狭いこと、伝播損失を克服するためラ
ッチを使用していること、および伝播おくれを調節する
ために抵抗とコンデンサとを使用していること、のため
にやはり帯域幅は制限されている。

〔発明の目的〕

本発明の目的は、以上の様な問題点を有していない遅延
回路を用いることにより、構成が簡単でかつ高性能のＦ
Ｍ検波回路を提供することにある。

〔発明の概要〕

本発明の好ましい実施例によれば、飽和型素子を直列に
接続して信号をおくらせる遅延回路にＦＭ信号を入力し
、この遅延回路の入力信号と出力信号の位相差に応じて
デューティ・サイクルの変化する出力信号を発生する回
路を設けたＦＭ検波回路が提供される。

〔実施例の説明〕

二進信号のおくれは信号を一連の飽和型の要素（ｓａｔ
ｕｒａｔｉｎｇ　ｅｌｅ印ｅｎ　ｔ）を介して結合する
ことにより得られる。二進信号とは二つの電圧レベルの
間で変化する信号のことである。電圧レベルは、普通論
理Ｏと論理１とで表わすが、たとえば０ボルトと３ボル
トとすることができる。また、飽和型の要素とは、内部
に容量を有していて（等測的に容量と見なせるものも含
む）、入力信号め状態が変化した場合、この容量の充放
電によって信号伝搬が遅延するもののことを言う。例と
して、各種の論理ゲートがあげれらる。

第１図において、二進信号（ｖｂ　、　）はカスケード
接続された複数の要素、この場合はインバータ１４゜１
６、１８．２０．２２．２４．２６．２８．および３０
、から成る飽和回路の人力Ｉ２に加えられる。印加電圧
（Ｖｄｄ）は（たとえば３ボルト）ノード３２で装置に
加えられる。好ましい実施例では、カスケード接続され
たインバータはそれぞれ数ナノ秒（たとえば３〜２０ナ
ノ秒）の伝搬（すなわち、おくれ）時間ｔを持っている
。出ノ封０では、二進信号のおくれはインバータの数に
各インバータを通過する際の伝搬時間ｔを掛けたものに
等しい。第１図の回路では、これは９ｔである。

第２図において、二進信号（Ｖｂｚ）はカスケード接続
された複数のインバータ３４．３６．および３８の入力
４６に加えられる。出力４２はノード５０ま・たはノー
ド４８に接続される。単極双投スイッチ４４またはこれ
に相当する機能を有する゛論理回路等により、出力４２
をノード５０とノード４８の間で切換接続する。

これにより、入力４６から出力４２までのおくれの量を
変化させる。たとえば、カスケード接続されたインバー
タの各々の伝搬時間がｔであるとずれば、出力４２がノ
ード４８に接続されているときのおくれはもであり、ま
た出力がノード５０に接続されているときのおくれは３
ｔである。

第３図に、二進木を用いるディジタル・スイッチングに
より伝搬遅延を変える構成の例が示されている。二進信
号は入力３２０で多数のおくれ要素３２Ｌ　３２２．３
２３．３２４．３２５．３２６．および３２７（典型的
には第１図および第２図に示すカスケード接続されたイ
ンバータ群）に加えられる。代表的には、一つの集積回
路上に作り込まれたとき、おくれ時間Ｔはおくれ要素３
２１〜３２７の夫々について同一になる。一連の論理ス
イッチ３３１．３３２．３３３゜３３４、３４１．３４
２．　　および３５１（代表的には単極双投のスイッチ
またはこれに相当する論理回路等）は、二進水の形に配
列されて、回路全体の伝搬時間を選択する。論理スイッ
チ３３１〜３３４．３４１〜３４２、および３５１の接
点位置により、入力３２０がら出力３６０までの伝搬お
くれの範囲はＯＴから７Ｔまでとなる。第３図の回路で
は、スイッチのレベルは三つある。スイッチ３５１は第
１のレベルをつくる。スイッチ３４１　と３４２は第２
のレベルをつくる。スイッチ３３Ｌ　３３２．３３３．
および３３４　は第３のレベルをつくる。各レベルにあ
る全スイッチは、便宜のため、連動して切換ってよい。

たとえば、第３図に示すとうり、第３レヘルのスイッチ
３３１゜３３２、３３３．および３３４はそれぞれｒ　
１．　Ｊと記した極を選択している。

第３図に示す構成では、スイッチの各レベルは、おくれ
時間の係数（ｒｎＴ」のｎ）を二進数で表わした場合の
各ビットを表わしている。レベル１ば最上位のピントで
あり、レベル２は次に最も高い位のビットであり、レベ
ル３は最下位のビットである。たとえば、第３図におい
てレベル１のスイッチ３５１は「１」にセントされてお
り、レベル２のスイッチ３４１〜３４２は「０」にセン
トされており、レベル３のスイッチ３３１〜３３４は「
１」にセットされているから、電流おくれは１０１．、
□×Ｔ、すなわち５Ｔである。（ここで添字、！、、は
２進数であることを示す）。

第４図には、おくれを変えるためのもう一つの構成を示
しである。二進信号（Ｖ　ｂ４）は　入カフ２で多数の
飽和型表子６４．６６、６８．および７０　（代表的に
は、図示のとうり、カスケード接続したインバータ）に
結合される。たとえばデプリーション型ＭＯ３ＦＥＴ等
の可変抵抗７４．７６、７８．および８ｏは制御人力６
２に加えられた制御電圧（Ｖｃａ）により制御され可変
電流源として働く。遅延時間（ば制御電圧Ｖｃａが変化
するにつれて変化する。しかし、通常、制御電圧Ｖｃ、
が一定に保たれているときは、飽和型素子６４．６６、
６８．および７０が一つの集積回路上に作られるならば
、遅延時間ｔはそれぞれの飽和型素子６４．６６、６８
．および７０について等しくなる。したがって、入カフ
２から出力６０までのおくれは常に４ｔである。制御電
圧Ｖｃ４が減ると、可変抵抗７４．７６、７８．および
８０のそれぞれの抵抗は増大する。これにより、可変抵
抗７４．　ＩＧ、　７Ｂ、および８０を通る電流が減少
して飽和型素子６４．６６゜６８、および７０のそれぞ
れの伝搬遅延時間ｔが増大する。また同様にして、制御
電圧Ｖｃ４が増大するにつれて、伝搬時間ｔが減少する
。したがって、制御電圧ＶＣ４の変化により入カフ２か
ら出力６０までのおくれが変化する。

第５Ａ図〜第５Ｅ図に集積回路上の二つのインバータの
接続例を示す。第５Ａ図はエンハンスメント型ＭＯ５Ｆ
ＥＴ　６０３とデプリーション型ＭＯ５ＦＥＴ６０１　
とから成るインバータ６０７．が図示のように、エンハ
ンスメント型ＭＯ５ＦＩＥＴ　６０４　とデプリーショ
ン型ＭＯ５ＦＥＴ　６０２とから成るインバータ６０８
に結合している回路を示している。ＭＯＳＦＥＴ　６０
Ｌ　６０２は夫々インバータ６０７と６０８の負荷抵抗
として作用する。出力ツードロ０６は後段のインバータ
の入力に結合している。第５Ａ図かられかるとうり、出
力ツードロ０６の信号Ｖｏは、インバータ６０７での伝
搬おくれとインバータ６０８での伝搬おくれだけの時間
経過後は、人力６０９の電圧Ｖｉ　と同じである。この
回路に関しての実験の結果、立上り時間と立下り時間と
の比が少なくとも３：１であることがわかた。ここで、
立上り時間とは信号ｖＯが論理Ｏから論理１に上昇し始
めてから信号ｖＯが論理０から論理１に上昇するまでに
必要な時間を意味する。立下り時間とは信号ｖＯが論理
１から論理０に下降を始めてから信号ＶＯが論理１から
論理０に下降するのに必要な時間を意味する。

立上り時間と立下り時間とが非対称であるため高周波パ
ルス列を、第５Ａ図の回路に示すように結合している一
連のインバータを通して、パルス間のタイミングを歪ま
せることなく伝搬させるのは困難である。

第５Ｂ図においては、エンハンスメント型ＭＯ３ＦＥＴ
　６２３とデプリーション型ＭＯ５ＦＥＴ　６２１　と
から成るインバータ６３１　は図示のようにエンハンス
メント型ＭＯ５ＦＥＴ　６２４とデプリーション型間５
ＦＥＴ６２２とから成るインバータ６３２と結合してい
る。

ＭＯＳＦＥＴ　６２１と６２２は可変負荷抵抗として働
く。入力ツードロ２９と入力ツードロ２７は、前段のイ
ンバータの出力ノードに結合している。出力ツードロ２
６と出力ツードロ３４は後段のインバータの入力に結合
している。第５Ｂ図に示すように、入力ツードロ２９は
ＭＯＳＦＥＴ　６２３に結合しており、またＭＯＳＦＥ
Ｔ　６２２のゲート６２８とも結合している。同様に、
インバータ６３１　のツードロ２５はゲート６３０でＭ
ＯＳＦＥＴ　６２４に結合しており、出力ツードロ２６
とも結合している。第５Ｂ図の回路についての入力６２
９から出力６３４までの立上り時間と立下り時間の比は
約１．５：１であることがわかった。この特性により第
５Ｂ図の回路は第５Ａ図に示す回路よりも高周波パルス
列を伝えるのに適している。

第５Ｃ図は二つのインバータ１１４　と１１６とが結合
している回路を示す。入力１１８に加わる制御電圧Ｖｃ
５が変化すると、いずれも可変電流源として働くデプリ
ーション型ＭＯ３ＦＥＴ　１０２とデプリーション型）
’ｌ０ＳＰＥＴ　１０４の夫々の両端間の抵抗が変化す
る。入力ノード９８と入力ノード１００は前段のインバ
ータの出力ノードに結合している。入力ノード１００の
電圧Ｖ１００は入力ノード９８の電圧Ｖ９１１の逆にな
っている。すなわら、電圧Ｖ９ｆｉが論理１のときは、
電圧Ｖ、。。は論理０である。また逆も同様である。イ
ンバータ１１４のデプリーション型ＭＯ３ＦＥ１１０６
トエンハンスメント型ＭＯ３ＦＥＴ　１１０は図示のと
うりインパーク１１６のデプリーション型ＭＯ５ＦＥＴ
　１０８とエンハンスメント型ＭＯ５ＦＥＴ　１１２に
結合している。出力ノード９４と出力ノード９６は後段
のインバータに接続できるようになっている。

第５Ｂ図の回路と第５Ｃ図の回路との主な違いはＭＯＳ
ＦＥＴ　１０２と１０４が加わっていることである。

この二つのｌ’１Ｏ５ＦＥＴは夫々インバータ１１４と
１１６に追加されているが、同様なＭＯＳＦＥＴをカス
ケード接続した一連のインバータの各々に追加して、そ
のインバータを流れる電流を制御することにより各イン
バータでの遅延時間を変えることができる。この遅延時
間を変える能力を用いて４ＪＳ積回路間の伝搬時間のば
らつきを補正して標準値に合わせることができる。集積
回路中の伝搬時間は集積回路を製作する過程でのプロセ
スの変動のために変動する可能性がある。プロセスの変
動としては、デプリーション・モードの負荷素子に関す
るドーピング濃度の変動、小寸法素子のゲートの形状寸
法の変動、および温度変化のような環境条件の変化等が
ある。

第５Ｄ図と第５Ｅ図には、結合インバータの他の例を示
す。この例では、プロセス変動から生ずる伝搬時間の広
範な変動を、他のインバータの性能パラメータを損わず
に補償するようになっている。第５Ｄ図でインバータ３
５５と３５６は夫々二つのデプリーション型ＭＯ５ＰＥ
Ｔを備えており（（ンバータ３３５にはデプリーション
型ＭＯ３ＦＥＴ　３５１と３５３、インバータ３５６に
はデプリーション型ＭＯ５ＦＥＴ　３５２と３５４）、
これらを直列に接続して電流制御により遅延時間を変化
させるようになっている。第５Ｅ図ではインバータ３８
５と３８６の各々には、一つのデプリーション型ＭＯ５
ＦＥＴと一つのエンハンスメント型ＭＯ３ＦＥＴ　とが
設番ノられており（インバータ３８５にはデプリーショ
ン型ＭＯ５ＦＥＴ３８１　とエンハンスメント型ＭＯ５
ＦＥＴ　３８３　、またインバータ３８６には、デプリ
ーション型ＭＯ５ＦＥＴ　３８２とエンハンスメント型
ＭＯ５ＦＥＴ　３８４）、これらを並列に接続して電流
制御により時間遅延を生ずるようになっている。

第６図はアナログ信号を遅延させる回路のブロック図で
ある。アナログ入力信号Ｖａ、は入力１２０に加えられ
る。変調器１２２において、アナログ入力信号■ａ６は
入力１２３に加わる搬送波Ｖｃ６を変調する。変調ば、
たとえば、パルス幅変調、周波数変調、あるいは位相変
調とすることができる。変調器１２２から出る変調信号
Ｖｍ６は遅延回路１２４の入力１３０に接続されている
。遅延回路１２４は一連の飽和素子、たとえば前述のよ
うなカスケード接続されたインバータから構成されてい
る。遅延回路１２４の変調遅延出力信号Ｖｍｄ６は復調
器１２６の入力１３１に接続されている。ここで復調さ
れるご゛とによって得られる遅延アナログ信号Ｖｄａ６
が出力ノード１２８に現われる。遅延アナログ信号Ｖｄ
ａ、は、アナログ入力信号を遅延回路１２４で決まる遅
延時間だけ遅らせたものである。

第７図は、パルス幅変調を行なった場合の、第６図の回
路の遅延回路１２４の入ノｊ１３０における変調信号Ｖ
ｍ６の波形の例を示している。

第８図はパルス幅変調を採用している遅延回路の簡略ブ
ロック図である。アナログ入力信号Ｖａ８は入力１７６
に加えられる。パルス幅変調器１６２は入力１６０に与
えられる三角波（すなわち、背中合せのこぎり波）Ｖｔ
ｒｎでアナログ信号ＶａＢをパルス幅変調する。三角波
Ｖｔｒｓの振幅はアナログ入力信号ＶａＢの最大振幅よ
り大きくなければならない。また三角波Ｖ　ｔｒｓの周
波数は、ナイキストのサンプリング定理を満足するため
、アナログ信号ＶａＢＯ中の注目される最高次高調波周
波数の少なくとも２倍でなければならない。

パルス幅変調器１６２の出力、すなわちパルス幅変調信
号Ｖｌ）ｏは、典型的には前述のカスケード接続したイ
ンバータからから成る遅延回路１６６に接続されている
。低域フィルタ１７４は遅延回路１６６から出力される
遅延パルス幅変調信号Ｖｐｄ、を遅延アナログ信号Ｖａ
ｄ、に変換する。この遅延アナログ信号Ｖａｄｅは回路
の出力１７０に現われる。この信号はアナログ人力Ｖａ
Ｂをその回路で決まる遅延時間だけ遅らせた信号である
。

第８Ａ〜８０図は第８図のパルス幅変調器１６２の各種
の構成を示す回路図である。第８Ａ図の構成では、比較
器６３０を用いて、アナログ入力信号Ｖａ［ｌと三角波
発生器６３２により発生する三角波Ｖｔｒａとを比較す
る。パルス幅変調された信号Ｖｆｌｅは比較器６３０の
出力６３４に現れる。

第８Ｂ図のパルス幅変調器では、アナログ入力信号Ｖａ
Ｂを三角波発生器６６２から発生する三角波Ｖｔｒｅに
加算することにより信号Ｖ　ａｄｄＢを得る。

比較器６６０は信号ＶａｄｄＩＩを一定の基準（第８Ｂ
図では接地電位を基準としである）と比較しパルス幅変
調信号ＶｐＩｌを生ずる。

第８Ｃ図でも、アナログ入力信号Ｖａｎを三角波発生器
６８２から生ずる三角波Ｖｔｒｓに加算して信号Ｖａｄ
ｄｎを得る。信号Ｖａｄｄａは入力キャパシタンス７１
１を介して接続されて、入力信号ＶｉｎＢとなる。この
入力信号Ｖｊ、ｎ、、はカスケード接続された奇数個の
インバータ　（カスケード接続インバータ６９４〜６９
７で表わす）を通って伝搬し、出力６８４にパルス幅変
調信号Ｖｐ８として表われる。典型的ニハ、第８Ｃ図の
変調器についてはインバータの個数としては２１ケのイ
ンバータをカスケード接続すれば充分である。

入力抵抗６９３．出力抵抗６９２．およびキャパシタン
ス６９１　は帰還回路として働く。この帰還回路は入力
信号Ｖ　ｉｎ８の直流成分を第１のインバータすなわち
インバータ６９４のスレッショルド電圧に抑えている。

したがって、信号Ｖ　ｉｎＢの振動の中心値はインバー
タ６９４のスレショルド電圧になっている。入力信号Ｖ
　ｉｎｓの直流成分がインバータ６９４のスレショルド
電圧より低ければ、パルス幅変調信号Ｖｌ）ｓのデュー
ティ・サイクルが増大する。従ってキャパシタンス６９
１の電荷が増加することにより入力信号Ｖ　ｉｎＢの直
流成分が上昇する。同様に、入力信号Ｖ　ｉｎｅの直流
成分がインバータ６０４のスレッショルド電圧より高け
れば、信号Ｖｐｅのデユーティ・ナイクルが減少し、こ
れによってキャパシタンス６９１の電荷が減って入力信
号Ｖ　ｉｎｎの直流成分が下降する。

第８Ｄ図は信号Ｖ　ａ　Ｂ　＋　Ｖ　ｔ　ｒ　Ｂ　ＨＶ
　ａ　ｄ　ｄ　ｌｌ＋およびＶＰｏのタイーミング・チ
ャート　（尺度によらない）を示す。入力信号Ｖ　ｉｎ
ｅの波形は信号Ｖａｄｄｇとほとんど同じである。唯一
の相異は、入力信号Ｖ　ｉｎｅでは基準信号Ｖｉで表わ
される直流成分がインバータ６９４のスレッショルド電
圧になっている点である。ここでは信号Ｖａｄｄｏの直
流成分はＯボルトである。

第９Ａ図はパルス幅変調回路の他の例を示す。

クロック発生器２０１は代表的には周波数１６ＭＨｚで
一連のクロック・パルスＶｃｋ、を発生する。論理ゲー
ト２０５はクロック発生器２０１がら直接到来するクロ
・２クパルスＶｃｌ：９と、遅延回路２０／Ｉを通って
伝搬してくる一連のパルスＶｄ、との間で排他的論理和
（ＸＯＲ）演算を行う。論理ゲート２ｏ５ば他の論理ゲ
ート　（たとえば、ＡＮＤゲート、またはＯＲゲート、
あるいは各種のフリップフロップ）で二つの入力信号間
の相対的な位相にしたがってデューティ・サイクルが変
化する出力信号を発生するもので置き換えることができ
る。遅延回路２０４は代表的には上述のようにカスケー
ド接続されたインバータから構成される。アナログ入力
信号Ｖａ９ば遅延回路２０４の入力２０２に加えられる
。アナログ信号Ｖａ、Ｈの変化により、クロック・パル
スＶｃｋｇが遅延回路２０４を通過する時の、伝搬おく
れは、第５Ｃ図の回路について説明した様に変化する。

代表的には、アナログ人力信号Ｖａｇが３．０ボルトの
とき、遅延回路２０４は一連のクロックパルスＶｄ、の
位相を９０’シフトする　（たとえば、クロック周波数
が１６ＭＩＩｚのとき約１６ナノ秒のお（れ）。

第９Ｂ図に第９Ａ図の回路のタイミング・チャートを示
す。波形２１７はクロック発生器２０１により発生され
たクロック・パルスＶｃｋｑを示す。波形２１８は９０
°だけ位相シフトされたクロック・パルスＶｃｋｑであ
る遅延回路２０４の出力２０４ａを示す。

波形２１９は論理ゲート２０５の出力２０３に現れるパ
ルス幅変調信号Ｖ　ｐｗ、を示す。遅延回路２０４が９
０°の位相シフトを行うと、パルス幅変調信号Ｖｐｗ９
はデューティ・サイクルが５０％で周波数がクロックパ
ルスＶｃｋ、の周波数の２倍に等しい方形波になる。遅
延回路２０４による時間遅延が大きくなるとパルス幅変
調信号Ｖｐｗｇのデューティ・サイクルが大きくなる。

遅延回路２０４による時間遅延が減るとパルス幅変調信
号Ｖｐｗ、のデューティ・サイクルが減少する。このよ
うに、アナログ入力信号Ｖａ、は、クロック・パルスＶ
ｃｋｑの後縁の位置をクロック・パルスＶｃｋｑの前縁
に関して変化させることにより、遅延回路２０４の入力
２０２に与えられるクロック・パルスＶｃｋｑＫをパル
ス幅変調する。

第９Ｃ図にパルス幅変調の他の例を示す。クロック発生
器２０９は、代表的には１６ＭＨｚの周波数の一連のク
ロックパルスＶｃｋｑｃを発生する。クロックパルスＶ
ｃｋｑｃは遅延回路２１２．と遅延回路２１３を通る様
に接続されている。遅延回路２１２と２１３は一般に同
一のものであり、前述のとうりカスケード接続されたイ
ンバータから構成される。アナログ入力信号Ｖ　ａ　ｑ
　ｃは回路の入力２０６に加えられる。

アナログ信号Ｖａ、ｃは差動電圧駆動装置に分配される
。たとえば、増幅器２１０はアナログ入力信号Ｖ　ａ　
ｑｃを入力し、このアナログ入力信号Ｖａｑｃに直流バ
イアス電圧を加算して第１の出力信号Ｖｐ。

を出力する。一方反転増幅器２１１はアナログ信号Ｖ　
ａ　ｑ　ｃを反転し且つ直流バイアス電圧を加算して第
２の出力信号Ｖｐ、を出力する。

第１の出力信号Ｖｐ、は遅延回路２１１の制御入力２１
２ｃに接続され、また第２の出力信号Ｖｐｚは遅延回路
２１３の制御入力２１３ｃに接続されている。第１およ
び第２の出力信号Ｖｌ）ｌ、Ｖｐ２はクロック・パルス
Ｖｃｋｑｃの遅延回路２１２と２１３中での伝搬おくれ
を変化さゼる。遅延回路２１４は更に遅延回路２１３の
出力に９０″の位相シフト　（たとえばクロック周波数
が１６ＭＨｚのとき約１６ナノ秒のおくれ）を生ぜしめ
る。修正信号ＶＣ９を遅延回路２１４の制御人力２０８
に加えて、ＩＣプロセスにともなう遅延のばらつきの補
償のため遅延回路２１４を通る伝搬遅延を変化させても
よい。

遅延回路２１２の出力２１２ａの信号Ｖｘ３と遅延回路
２１４の出力２１４ａの信号ＶＸ２は論理ゲート２１５
を介して出力２０７に接続されている。論理ゲート２１
５は遅延回路２１２と２１４の両出力の排他的論理和演
算を行う。論理ゲート２１５は、二つの入力信号間の位
相によってデューティ・サイクルが変化する出力信号を
与える他の論理ゲート　（たとえば／ＩＮＤゲート、ま
たはＯＲゲート、あるいは各種のフリップフロップＪで
置き換えることができる。排他的論理和演算により出力
２０７上に与えられた結果は、パルス幅変調信号Ｖｐｎ
ｑｃである。この信号は両縁で対称的に変調されている
。信号Ｖｘｇは遅延回路２１３と２１４の間に示されて
いる。

第９Ｄ図には、回路入力に関するタイミング・チャート
を示しである。波形２３６はアナログ入力信号Ｖａ、ｃ
を示す。波形２３７は第１の出力信号Ｖｐ＋を示ず。波
形２３８は第２の出力信号Ｖｐｚを示す。波形２３６上
にアナログ入力信号Ｖ　ａ　ｑ　ｃの電圧値Ｖ９Ｇ＋　
　ＶＱｆ＋　およびｖ、９を示しである。

第９Ｅ図にアナログ入力信号Ｖ　ａｑｃの電圧値がＶ９
ｅあるときのクロック・パルス■ｃｋｑ＋信号Ｖｘ、。

Ｖ　Ｘ　２１　Ｖ　Ｘ　３　＋　およびパルス幅変調信
号ＶｐＷｑｃのタイミング・チャートを示す。第９Ｅ図
には、アナログ入力信号Ｖａ、ｃの電圧値がＶ、ｆであ
るときのクロック・パルスＶｃｋｑ、信号ＶＸＩＩ　Ｖ
Ｘ２１　　ＶＸ３１およびパルス幅変調信号Ｖｐｗｇｃ
のタイミング・チャートを示す。また第９Ｇ図にはアナ
ログ入力信号ｖａ９ｃの電圧値がＶ９．であるときのク
ロック・パルスＶｃｋｑ＋信号Ｖ　Ｘ　＋　ｔ　Ｖ　Ｘ
ｚｔ　Ｖ　Ｘｚ−およびパルス幅変調信号Ｖｐｗｑｃの
タイミング・チャートを示す。

第９Ｃ図に示す回路は第９Ａ図に示す回路にいくつかの
性能上の改良が加えられている。たとえば、第９Ｃ図の
回路では、パルスの前縁と後縁の両者がアナログ入力信
号Ｖ　ａ　ｑ　ｃの変化の影響を受ける。第９Ａ図の回
路では、遅延回路２０４の時間遅延が変化しても波形２
１９のパルスの後縁が変化するだけである。第９Ｃ図の
回路は各パルスの前縁と後縁を共に変化させるので、遅
延回路２１２と遅延回路２１３が遅延回路２０４の半分
の飽和型素子を備えていれば第９Ａ図の回路と同じダイ
ナミックレンジを有することができる。このことは遅延
回路２１２と２１３を通って伝搬する結果として信号Ｖ
ａｇＣに現われる可能性のある変調の非直線性を打消す
のに役立つ。

第１０図は周波数変調を採用しているアナログ遅延回路
の簡略ブロック図である。アナログ入力信号Ｖａ、、は
電圧制御発振器１８２の入力１８０に加えられる。電圧
制御発振器１８２の出力１８３は、典型的には前述のと
うりカスケード接続されたインバータから成る遅延回路
１８４に与えられる。遅延回路１８４の出力１８５はＦ
Ｍ検波器１８６に接続されている。このようにして、遅
延アナログ信号Ｖｄａ＋。

がＦＭ検波器１８６の出力１８８に現われる。

第１１図は位相変調を採用しているアナログ遅延回路の
簡略ブロック図である。アナログ入力信号Ｖａ１１　は
位相変調器１９６の入力１９２に加えられる。

位相変調器１９６の第２の入力に接続しているのは定周
波数信号発生器１９０である９位相変調器１９６の出力
１９７は遅延回路１９８に結合している。遅延回路１９
８は代表的には前述のようなカスケード接続されたイン
バータから構成されている。遅延要素１９８の出力１９
９は位相検器２００に入力される。

遅延アナログ信号Ｖｄａｚは位相検波器２００の出力１
９４に現われる。

第１２図は信号Ｖ　ａ　＋　ｚの周波数変数または位相
シフト変調のいずれにも使用できる回路のブロック図を
示す。クロック・パルスＶｃｋ、□はクロック発生器７
１３により遅延回路７３４の入カフ３２に結合している
。典型的には遅延回路７３４は上述のようなカスケード
接続されたインバータから構成される。

アナログ信号Ｖ　ａ　Ｉｔは遅延回路７３４の入カフ３
３に結合している。上に述べた様にして、信号Ｖ　ａ　
＋　ｚの変化により遅延回路７３４を通るクロック・パ
ルスＶＣｋ＋ｚの伝搬遅延が変化する。したがって、周
波数変調またしｊ゛位相変調された信号Ｖ　ｍ　Ｉ　２
が遅延回路７３４の出カフ３５に現われる。

第１３Ａ図は前述の遅延回路を用いて構成されたトラン
スバーサル・フィルタを示ス（トランスバーサル・フィ
ルタとその性質の一般的記述についてはＰｒｏｃｅｅｄ
ｉｎｇｓ　ｏｆ　ｔｈｅ　１．Ｒ，Ｅ、　　１９４０年
７月号掲載のＨｅ１ｎｚ　Ｅ、　Ｋａｌ１ｍａｎｎ＋　
　ｒ　）ランスバーサル・フィルタ」を参照されたい）
。アナログ入力信号Ｖ　ａ　＋　ｚは変調器、たとえば
比較器２３０、の第１の入力２１３ａに加えられる。比
較器２３０の第２人力２３１ｂには搬送波発生器２２０
が接続されている。比較器２４０の出力２３１ｃは、前
述のようなカスケード接続されたインバータから構成さ
れるのが一般的な遅延回路２３２に接続されている。

遅延回路２３２の一連の出力であるタップ２２１゜２２
２、２２３．２２４．２２５．２２６．２２７．２２８
．および２２９は加算ノード２３５ａ、　２３５ｂ、お
よび２３５ｃで組合わされる。タップ２２１′〜２２９
の各々には図示のとうり抵抗２２１ａ〜２２９ａが設け
られている。抵抗２２１ａ〜２２９ａの値はタップ２２
１〜２２９の信号を、適当に重み付けする様に選択され
ており、これにより加算ノード２３５ａ、　２３５ｂ、
および２３５ｃでこれらの信号を比例的に混合するとき
所定のトランスバーサルフィルタの特性が得られるよう
にする。低域フィルタ２３４ａ、　２３４ｂ、および２
３４ｃは加算ノード２３５ａ　。

２３５ｂ、および２３５ｃで比例混合された信号から変
調搬送波を除去し低域フィルタ出力２３４を発生する。

第１３Ａ図に示すように、トランスバーサル・フィルタ
を構成するにあたってカスケード接続された遅延用の素
子から成る遅延回路を使用すれば最小数の回路素子でい
くつものトランスバーサル・フィルタ特性をつくり出す
ことができる。

第１３Ｂ図は第１３Ａ図のトランスバーサル・フィルタ
とほぼ同じものだが、抵抗２２１ａ〜２２９ａが夫々電
流源■１〜Ｉ、で置き換えられている。信号１．−１゜
は電流源Ｉ、〜Ｉ、への制御入力信号として作用する。

たとえば、ｔｌが論理１のときＩＩは「オン」であり、
ｔ、が論理Ｏのとき１１は「オフ」である。電流源■１
〜■、を使用すれば集積回路上にトランスバーサルフィ
ルタを更に完全に組込むことができる。

第１４図は前述の遅延回路を用いて構成した音響映像装
置のブロック図である（音響映像の一般的議論について
はｉｌｅｗｌｅｔｔ−Ｐａｃｋａｒｄ　Ｊｏｕｒｎａｌ
　１９８３年１０月号のＨ，Ｅｄｗａｒｄ　Ｋａｒｒｅ
ｒ＋　Ａｒｔｈｕｒ　Ｍ、　Ｄｔｃｋｅｙｓ「超音波映
像二概観」を参照されたい）。一連のトランスデユーサ
２４１．２４２．２４３．および２４４は超音波パルス
２４５を身体器官２４０に向けて送出する。身体器官２
４０は入射した超音波パルス２４５を反射し、吸収し、
あるいは散乱する。次にトランスデユーサ２４１〜２４
４は送出された超音波パルス２４５の反射し且つ散乱し
た残りである入来超音波パルス２４６を受取る。トラン
スデユーサ２４１〜２４４は入来する超音波パルス２４
６を電気信号に変換する。この電気信号は受信器と変調
器（第１４Ａ図に示す）を介して一連の遅延回路２５１
．２５２゜２５３、および２５４に与えられる。各遅延
回路２５１〜２５４には、夫々遅延制御入力２６１．２
６２．２６３．および２６４を備えている。遅延制御入
力２６１〜２６４は各遅延回路２５１〜２５４における
おくれを変えるのに使用することができる。遅延回路２
５１〜２５４は上述の第５図の回路と同様の回路であっ
て良い。

遅延回路２５１〜２５４の遅延時間を夫々変えておくこ
とにより超音波パルス２４６から得られた電気信号を加
算回路２７０によって混合し、身体器官２４０の像２７
２を得ることができる。

第１４Ａ図は第１４図に示す音響映像装置の主要部のブ
ロック図である。図中、トランスデユーサ２４１〜２４
４と遅延回路２５１〜２５４の間に結合されている受信
器２４１ａ〜２４４ａは二進信号を出力する変調回路を
備えている。受信器２４１ａ〜２４４ａは信号をパルス
幅変調してから遅延回路２５１〜２５４に与える。身体
器官２４０上の焦点２４０ａは人体内の深部２４７であ
る。反射されて入来する超音波パルスの経路２４６ａ〜
２４６ｄは夫々異なる長さを有する。各遅延回路２５１
〜２５４の遅延量の選定にあたっては、焦点２４０ａで
反射された超音波パルスが加算回路２７０へ到るまでの
時間（超音波の形態時の時間十電気信号になってからの
時間）、かどの経路２４６ａ〜２４６ｄを走行したか無
関係に、同じになるようにする。図示した様に、加算回
路２７０は抵抗２７０ａ〜２７０ｄおよび低域フィルタ
２７０ｅから構成することができる。このように、遅延
回路２５１〜２５４から出てくるパル幅変調された信号
は、復調のため共通の低域フィルタ２７０ｅを通過する
前に、ノード２７０ｆで抵抗性回路ｍ（すなわち、抵抗
２７０ａ〜２７０ｄ）で比例的に混合される。

第１４Ｂ図は遅延回路２５１の一例を詳細に示している
。遅延時間制御信号２６１はタップ選択回路網２６５ａ
および２６５ｂへ入力される。受信器２４１ａからのパ
ルス幅変調４３号ｖ２□１を運ぶ入力２４１ｂは遅延部
２６６を介して遅延部２６７ａ〜２６７ｅに接続されて
いる。

遅延部としては２６７ａ〜２６７ｅだけを示しであるが
、典型的には第１４Ｂ図に示す様にして更に多くの遅延
部を接続することができる。この例においては、遅延部
２６７ａ〜２６７ｅは６３ケのインバータを備えており
、信号は各遅延部で６２．５ｎｓおくれる。各遅延部２
６７ａ　〜２６７ｅの出力はタップ選択回路網２６５ａ
と２６５ｂの一方に接続され、また入力は他方のクソブ
選択回路網２６５ａと２６５ｂに接続されている。遅延
時間制御信号２６１の指示により、タップ選択回路ｙ１
２６５ａと２６５ｂは遅延部２６７ａ〜２６７ｅから一
つの出力を選択して混合器２６８に与える。混合器２６
８の出力２６９は第１４Ａ図に示すように、加算器２７
０に接続される。タップ選択回路網２６５ａと２６５ｂ
で選択された遅延部の出力により遅延回路２５１による
おくれの長さが決まる。このようにして遅延回路２５１
によるおくれは遅延時間制御信号２６１により、６２．
５ナノ秒毎の値を選択できる。この増分をもっと少くし
たい場合には、インバータを少くしおよび／あるいは各
インバータを通る伝搬おくれを短かくず淋ことにより各
遅延部の遅延時間を短くすれば良い。

第１５図は前述の遅延回路を用いて構成したＦＭ検波器
の簡略ブロック図である（ＦＭ検波器に遅延線路を使用
することについての一般的ｉａ論について旧ｃｒｏｗａ
ｖｅ　＆　ＲＦ　　１９８２年１１月号掲載のＪｏｓｅ
ｐｈＦ、　Ｌｕｔｚ、　　ｒ同期遅延線検波器が広帯域
の性能を与える」を参照されたい）。たとえば搬送周波
数１０．７Ｍ１１７．の振幅制限等を施された制限ＦＭ
信号（ｌｉｍｉｔｅｄ　ＦＭ　ｓｉｇｎａｌ）　Ｖｆｍ
が、典型的には前述のよ・うなカスケード接続したイン
バータである遅延回路２８２に与えられる。遅延要素２
８２は搬送波の周波数（１０，７ＭＩＩｚ）で（２ｎ＋
１）　Ｘ９０’の位相シフトを生ずるように通常は選定
される。遅延回路２８２の出力２８３と制限ＦＭ信号Ｖ
ｆｍは排他的論理和（ＸＯＲ）ゲート２８４を介して低
域フィルタ２８６に与えられている。ＸＯＲゲー１−２
８４は他の論理ゲート（たとえば、ＡＮＤゲート、また
はＯＲゲート、あるいは各種のフリップフロップ等で、
出力信号のデューティ・サイクルが二つの入力信号間の
相対的位相にしたがって変化するものであれば、良い）
で置き換えることができる。ＸＯＲゲート２８４の出力
２８５におけるディジタル信号Ｖｄｓは本質的にパルス
幅変調された信号である。低域フィルタ２８６はパルス
幅変調信号Ｖｄｓから搬送波を除去して復調されたアナ
ログ信号Ｖａ、＋ｓを発生ずる。遮断周波数がＦＭ信号
の範囲より低い低域フィルタ２８７を安定性を高めるた
めに付加することができる。低域フィルタ２８７は帰還
を行う遅延回路２８２と電気的に結合して遅延回路２８
２が搬送波の周波数で確実に（２ｎ＋１）Ｘ９０’の位
相シフトを行うようにすることができる。

９０″あるいはその奇数倍の位相シフト　（たとえば９
０°、４５０”、　　８１０”）を行うためには、遅延
回路２８２は制限ＦＭ信号Ｖｆ＋ｗを９０″またはその
奇数倍の位相シフトに相当するだけ時間遅延させなけれ
ばならない。第１５Ａ図のグラフに示されているとうり
、時間遅延を９０°位相シフトの更に高次の倍数に相当
する量に増加するとＦＭ検波器の感度が増大する。この
効果は同調回路から構成されている従来のＦＭ検波器の
場合にＱの増大に伴って感度が増大することに似ている
（Ｑとは共振回路の利得の数字であって抵抗に対するり
アクタンスの比である）。第１５Ａ図のグラフは感度対
時間おくれの計算結果を示すもので、搬送波周波数は１
０ＭＨｚとしである。ラジアン／１０−６ヘルツで表わ
した感度を縦軸に、ナノ秒で表わしたおくれの長さを横
軸に取っである。

第１６図は遅延時間がある固定値になるように遅延回路
を校正する回路のブロック図である。遅延回路のこのよ
うな校正は多くの用途、たとえば、第１４Ｂ図に示す遅
延回路２５１の設計、にとって重要である。

第１６図では、典型的には上述のようなカスケード接続
されたインバータから成る遅延回路５１２に制御電圧入
力５１３が設けられている。制御人力５１３にかかる制
御電圧Ｖｃ、、、は遅延回路５１２による信号遅延時間
を変化させるのに使用される。カウンタ５０４は遅延回
路５１２の入力５１２ａに接続されている。カウンタ５
１１は遅延回路５１２の出力５１２ｂに接続されている
。カウンタ５０４と５１１は遅延線路５１２による最大
可能遅延時間より大きな周期を有する信号を発生するよ
うに選定される。

カウンタ５０４と５１１の出力はタイミング要素５０７
に与えられている。タイミング要素５０７は典型的には
比較器あるいはフリップフロップである。タイミング要
素５０７は両出力を比較しその出力信号をフィルタ５１
０を介して遅延回路５１２の制御人力５１３に信号ＶＣ
＋６を与える（つまり、前述の制御電圧Ｖｃ、６はこの
様にして与えられる）。

このようにしてカウンタ５０４からの出力とカウンタ５
１１からの出力を整列させる。制御電圧Ｖ　ｃ　ｌｂは
遅延５１２による伝搬遅延時間を校正するだめの遅延回
路５１３への帰還信号として作用する。リセット人力５
０２はリセット入力５０５を介してカウンタ５０４のリ
セット入力５０５、リセット人力５０８を介してカウン
タ５１１のリセット入力５０８に与えられる。リセット
入力５０２はまた遅延回路５１２の入力側にあるＡＮＤ
ゲートの一方の入力にも与えられている。

第１７図に第１６図の回路の一構成例を示しである。

本構成は第１４Ｂ図の遅延部２６７ａ〜２６７ｅを校正
するのに使用することができる。１マイクロ秒の遅延回
路５４４は第１６図の遅延回路５１２に対応する。遅延
回路５４４は一連のタップ線５３３を介してタップ選択
回路網５３１に結合されている。選択線５３０は一連の
タップ線５３３のどのタップを遅延出力５３２に接続す
るかを選択する。異なるタップ線路が選択されるとこれ
にしたがってシステム人力５４７から遅延出力５３２へ
の伝搬遅延が変化する。

１／６４カウンタ５６０と５４５はそれぞれ第１６図の
カウンタ５０４と５１１に対応する。遅延（Ｄ）フリッ
プフロップ５６２はタイミング要素５０７に対応する。

低域フィルタ５６３はフィルタ５１０に対応する。更に
、リセット入力５４８．５６１．５６２．および５６５
はそれぞれリセット人力５０２．５０５．５０９．　　
および５０８に対応する。ＡＮＤゲート５４９はＡＮＤ
ゲート５０３に対応する。

パルス変調された３２Ｍ１ｌｚの信号Ｖｍ＋７がシステ
ム人力５４７に与えられると、ＡＮＤゲート５４９を介
してカウンタ５６０に与えられるとともに、遅延回路５
４４を介してカウンタ５４５に与えられている。

１／６４カウンタ５６０は０．５ＭＨｚの信号ＶＣ１１
７をＤフリップフロップ５６２のクロック人力ＣＬに与
える。

１／６４力うンタ５４５はＮＯＴゲート５６４を介して
０．５Ｍ）Ｉｚの信号Ｖｄ＋７をＤフリップフロップ５
６２のＤ入力に与える。遅延回路５４４が１マイクロ秒
に校正されているとき、信号Ｖｄ１７とＶ　ｃ　１１７
は位相が合っている。Ｄフリップフロップ５６２のＱ出
力上の信号ＶＱＩ７のデューティ・サイクルにより、制
御帰還信号Ｖ　ｃ　Ｉ　７の大きさが決まる。

信号Ｖｑ１７は低域フィルタ５６３を通ることにより制
御帰還信号ＶＣ＋７となり、遅延回路５４４の制御人力
５４６に与えれらる。遅延回路の伝搬おくれが１マイク
ロ秒より長い場合には、信号Ｖｑ１７のデューティ・サ
イクルが増大する。これにより制御帰還信号ＶＣ，？が
増大し、遅延回路５４４による伝搬おくれが減少する。

逆に、遅延回路５４４の伝搬おくれがカ月マイクロ秒よ
り短い場合には、信号Ｖｑ、７のデューティ・サイクル
が減少する。これにより制御帰還信号Ｖ　Ｃ＋　７が減
少し、遅延回路５４４による伝搬おくれが増大する。こ
のようにして、遅延回路による伝搬おくれが１マイクロ
秒になる様に校正される。

第１８図は遅延回路５９３の入力５９０の入力信号Ｖｍ
＋ａが間欠的であるかあるいはこの入力信号ＶＩＩｌ＋
、が校正標準を基準としていない場合に、遅延回路５９
３の人力５９０から出力５９１までの伝搬おくれを校正
するのに使用できる回路を示している。

校正は集積回路に特有なトラッキング性を利用して行わ
れる。校正用遅延回路５９５は集積回路５９２上で遅延
回路５９３の近傍に配置されている。校正用遅延線路５
９５にはバッファ５９８と導線５９４が接続されている
。これにより、バッファ５９８の出力５９８ａは校正用
遅延回路５９５の入力５９５ａに電気的に結合される。

校正用遅延回路５９５が奇数個のインパークから構成さ
れている場合には、出力５９８ａに現れる信号Ｖｏ１５
は校正用遅延回路５９５の伝搬遅延時間で決まる周波数
で発振する。

位相ロック・ループ回路５９６は信号Ｖ　ｏ　＋　ｎと
外部周波数５９７からの信号Ｖｆ＋ａの周波数を比較し
て制御信号Ｖ　ｃ　＋　ａを発生する。これにより信号
Ｖ　ｏ　＋　ｓが信号Ｖｆ１１１と同じ周波数になるま
で校正用遅延回路５９５の伝搬おくれを変化させる。し
たがって外部周波数源５９７を用いて信号Ｖ　ｆ　＋　
ｏを特定の周波数に設定することができる。このように
して、校正用、遅延回路５９５による伝搬おくれを定め
ることができる。更に、制御ｌｌ　Ｖ　ｃ　、　Ｂは遅
延回路５９３による信号伝搬遅延時間をも変化させる。

集積回路のトラッキング性のため、校正用遅延回路５９
５による信号伝搬おくれが決まれば、遅延回路５９３に
よる信号伝搬おくれも決まる。したがって遅延回路５９
３は信号Ｖ　ｆ　＋　ｓで校正するごとができることに
なる。

〔発明の効果〕

以上説明した様に、本発明によれば部品点数が少なくか
つ広帯域のＦＭ検波回路が得られる。

【図面の簡単な説明】

第１図、第２図、第４図および第５八図ないし第５Ｅ図
は遅延回路の回路図、第３図は遅延時間を変化させるた
めのスイッチ構成を説明する図、第６図及び第８図はア
ナログ遅延回路を説明する図、第７図は第６図の回路中
の信号波形の一例を示す図、第８Ａ図ないし第８Ｄ図、
第９Ａ図ないし第９Ｇ図および第１０図ないし第１２図
はアナログ遅延回路に使用できる各種の変調器の構成お
よび動作を説明する図、第１５図は本発明の一実施例の
ＦＭ検波回路のブロック図、第１５Ａ図は第１５図の回
路の動作を説明するための図、第１３Ａ図、第１３Ｂ図
、第１４図、第１４Ａ図、第１４Ｂ図および第１６図な
いし第１８図は遅延回路の他の応用例を説明するための
図である。ｖｂ、　：二進信号、Ｖｄｄ：印加電圧。１０：出力、１２：入力１４、１６．１８．２０．２２．２４．２６．２８．３
０：インハーク。６０：出力、６２：制御入力。６４、６６、６８．７０：インハーク。７２：人力。７４、７６、７８．８ｏ”：可変抵抗。Ｖａ、：アナログ入力信号。Ｖｄｄ６：遅延アナログ信号。ＶＣ，搬送波。１２２：変調器、　　　１２４：遅延回路。１２６：復調器。ｖ８：制限ＦＭ信号。２８２：遅延回路。２８６、２８７二低域フィルり。２８８：アナログ信号。ＦＩＧ　１０ＦＩＧ　１１ＦＩＧ　　１２

Claims

【特許請求の範囲】直列接続された複数の飽和型回路素子を有し入力にＦＭ
信号が印加される遅延回路と、前記ＦＭ信号と前記遅延回路の出力の遅延信号とを入力
し前記ＦＭ信号と該遅延信号の位相差に応じてデューテ
ィ・サイクルの変化する信号を出力する回路とを設けたＦＭ検波回路。