JPS613531A - コ−ルサイン表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアマチュア無線通信機において、コールサイン
データを含みかつハーゲルバーガ符号化されたデータを
受信して」−ルサインを表示するコールサイン表示装置
に関する。

（発明の背景） アマチュア無線通信機において、少なくとも空チヤンネ
ル周波数データとコールサインデータとを含むデータを
ハーゲルバーガ符号化し、フレーム同期信号を加えて送
信された信号を受信して、受信側を空チヤンネル周波数
に引き込み、交信するようにすることが提案されている
。

（発明の目的） 本発明は上記した如きアマチュア無線通信機において、
コールサインデータを含む電波を受信する毎に相手のコ
ールサインを表示することのできる］−ルサイン表示装
置を提供することを目的とする。

（発明の構成） 以下、本発明を実施例により説明する。

まず、送信されるデータの構成の一例を示すフォーマッ
トについて説明する。第３図は送信されるデータのフォ
ーマットを、示している。ビット同期データ（５０ビツ
ト）、フレーム同期データ（１５ビツト）、群コードデ
ータ等に対応するデジタルコードＢＣＤ５桁（２０ビツ
ト）、空チャンネル周波数データＢＣＤ６桁（２４ビツ
ト）、コマンド〈８ビツト）、コールサインデータアス
キー符号６文字（４８ビツト）から構成されており、デ
ジタルコードからコールナインデータまでの１００ビツ
トが、ハーゲルバーガ符号化されて全部で第４図に示づ
−如くチェックビットとデータビットとが交互に現われ
る２１２ビツトのデータとして伝送される。このデータ
をたとえばデータ伝送速度１２００Ｂ、Ｐ、Ｓ、（７）
ＭＳＫ　（ｍｉｎｉ−ｍｕｍ　ｓｈｉｆｔ−ｋｅｙｉｎ
ｇ）信号にして送信する。

本発明の一実施例は上記で説明したデータ中のコールサ
インを表示する場合を示している。

第１図は本発明の一実施例のブロック図である。

、アマチュア無線通信ｌ１１で受信しかつＭＳＫ復調さ
れた第４図に示すデータは、ローパスフィルタ２を介し
て遅延検波回路３に供給して検波し、遅延検波回路３の
検波出力はフレーム同期データ検出回路４に供給してフ
レーム同期データのパターンからフレーム同期データで
あることを検出する。フレーム同期データ検出回路４の
検出出力【よ入力切替回路５に供給して、フレーム同期
データに続く遅延検波回路３からの出力は２１２ビツト
のシフトレジスタ　６に供給し、シフトレジスタ６の所
定ビットのデータをハーゲルバーガ復号回路７に供給し
て誤り訂正をする。シフトレジスタ６からの出力はシフ
トレジスタ８に供給する。そこでシフトレジスタ　８に
は誤り訂正されたデータが格納されることになる。シフ
トレジスタ８の出力はデータラッチ回路９に供給して、
シフトレジスタ８の出力中のデータビットのみをラッチ
して、１００ピツトのシフトレジスタ１０に供給する。

この結果、シフトレジスタ１０にはデジタルコード、空
チヤンネル周波数データ、コマンド、コールサインデー
タが格納された状態となり、コールサインデータは最後
の４８ビツトが対応する。シフトレジスタ１０中のコー
ルサインデータは並列にデータラッチ回路１３に供給し
てラッチし、ラッチ回路１３のラッチ出力は表示手段１
４にて表示する。表示手段１４には］−ルサインコード
をコールサインにデコードするデコーダが設けである。

一方、シフトレジスタ１０の上位５２ビツトの各４ビツ
トがＯ〜９のＢＣＤであるかを検出する’　　ＢＣＤ比
較回路１１に供給し、シフトレジスタ１０の下位４８ビ
ツトは各８ビツトがアスキーコードのＯ〜９、Ａ〜Ｚで
あるかを検出するアスキー比較回路１２に供給して、そ
れぞれがＢＣＤデータであることおよびアスキーコード
データであることを検出し、その検出出力をストローブ
パルスとじてデータラッチ回路１３に供給しである。

第２図は第１図に示した本発明の一実施例の具体的回路
図を示している。

送信されてきたデータは、アマチュア無線通信機でたと
えば送信変調に対応して復調され、ＭＳＫ信号が復調さ
れて、アマチュア無線通信機の受信側外部スピーカ端子
Ｔから供給される。供給されたデータは増幅器１０１で
増幅し、ローパスフィルタ２を介して波形整形回路１０
３に供給して波形整形する。波形整形されたデータは、
データの１ビツト分の時間を遅延させる遅延回路３〜１
と、遅延回路３−１の出力および波形整形回路１０３の
出力を入力する排他論理和回路（Ｅ　Ｘ　−ＯＲ）　３
−２とからなる遅延検波回路３に供給して遅延検波する
。遅延検波回路３の出力はローパスフィルタ１０４を介
して波形整形回路１０５に供給して波形整形する。波形
整形回路１０５の出力は波形整形回路１０５の出力をラ
ッチするラッチ回路１０６に供給するとともにデータの
伝送速度に位相同期した１２００Ｈｚのクロックパルス
を発生するクロツクパルス発生回路１０７に供給してあ
り、クロックパルス発生回路１０１の出力クロックパル
スはストローブパルスとしてデータラッチ回路１０６に
供給しである。

データラッチ回路１０６のラッチ出力は１５ビツトのシ
フトレジスタ４−１、シフトレジスタ４−１の各ビット
を一方の入力とする排他論理和回路（ＥＸ−ＯＲ）　４
−２〜４−ｔ　６　、排他論理和回路４−２〜４−１６
の出力を一方の入力とするアンドゲート４−１７および
アンドゲート４−１７の出力でセットされる７９７７７
０７１回路４−１８とからなるフレーム同期データ検出
回路４に供給しである。

ここで排他論理和回路４−２〜４−５　、４−、〜４−
１３の他方の入力として＋■の電圧が、排他論理和回路
４−６　、４−７　、４−１４〜４−１６の他方の入力
としてＯ電位の電圧が印加してあり、これはフレーム同
期データのビットパターンに対応していることは言うま
でもない。

データラッチ回路１０６のラッチ出力は２１２ビツトの
シフトレジスタ６に供給しである。一方、クロックパル
ス発生回路１０１の出力クロックパルスはアンドゲート
５−１および５−２の一方の入力として供給してあり、
アンドゲート５−１にはインバータ５−３を介したフリ
ップフロップ４−１８の出力が他方の入力として供給し
てあり、アンドゲート５−２にはフリップ７０ツブ４−
１８の出力が他方の入力として供給してあり、アンドゲ
ート５−１の出力はシフトパルスとしてシフトレジスタ
４−１に供給してあり、アンドグー５５−２の出力はク
ロックパルスとして２１２カウンタ　１０８に供給しで
あるとともにクロック切替回路１０９を介してシフトレ
ジスタ　６にシフトパルスとして供給しである。

クロック切替回路１０９にはカウンタ　１０８のカウン
トアツプ出力が切替信号として供給してあって、切替信
号によりアンドゲート５−２の出力に代って、クロック
パルス発生器１１０の出力パルスをシフトレジスタ　６
にシフトパルスとして供給しである。

ここでクロックパルス発生器１１０の出力パルスの周波
数はクロックパルス発生回路１０７の出力クロックパル
スの周波数より大きく設定しである。

１１１は“４２４　”カウンタであり、カウンタ１１１
はカウンタ　１０８のカウントアツプ出力によりシフト
レジスタ　６へのシフトパルスを計数する。

シフトレジスタ６へのシフトパルスは分周比２の分周器
１１２を介してアンドゲート　１１３に、また同シフト
パルスは直接アンドゲート　１１４に供給してあり、カ
ウンタ１１１の”　４２４　”カウントアツプ前である
ことを示すカウンタ　１１１の出力はアンドゲート　１
１３および１１４に供給して、アンドゲート１１３およ
び１１４のゲートを開閉するようにしである。またカウ
ンタ　１１１の’　４２４　”カウントアツプ前である
ことを示すカウンタ　１１１の出力はインバータ　１１
７を介して後述するアンドゲート１１−［５に供給しで
ある。

一方、ハーゲルバーガ復号回路７は排他論理和回路（Ｅ
Ｘ−ＯＲ＞　７−ｔおよび７−２、排他論理和回路（Ｅ
Ｘ−ＯＲ）　７−３〜７−ｓおよびアンドゲート７−６
からなり、排他論理和回路７−５の出力をシフトレジス
タ６の第１４ビツト目に、アントゲ−］〜　１１３の出
力により書ぎ込み誤り訂正を行なう。

シフトレジスタ　６の出力は２１２ピツトのシフトレジ
スタ８に供給し、シフトレジスタ８の出力データはデー
タラッチ回路１１５に供給してラッチする。アンドゲー
ト　１１４の出力はシフトパルスとしてシフトレジスタ
８に供給してあり、またアンドゲート　１１４の出力は
分周比２の分周器１１６を介してストローブパルスとし
てデータラッチ回路１１５に供給しである。

データラッチ回路１１５のラッチ出力は１００ビツトの
シフトレジスタ１０に供給してあり、分周器１１６の出
力パルスはシフトパルスとしてシフトレジスタ１０に供
給しである。シフトレジスタ１０の各ピットはＢＣＤ比
較回路１１−１〜１１−１３およびアスキー比較回路１
２−１〜１２−６に供給し、それぞれの出力はアンドゲ
ート　１１−１４に供給して、シフトレジスタ１０に収
容されたデータがＢＣ［）データおよびアスキーデータ
であることを検出する。

アンドゲート　１１−１４の出力はアンドゲート１１−
、　Ｓに供給しである。

シフトレジスタ１０の下位４８ビツトはデータラッチ回
路１３に供給してラッチし、データラッチ回路１３の出
力は表示手段１４に供給して表示するようにしである。

なお、アンドゲート　１１−１５の出力はストローブパ
ルスとしてデータラッチ回路１３に供給しである。

（発明の実施例の作用） 以上の如く構成された本発明の一実施例の作用について
説明する。

アマチュア無線通信機で受信されかつＭＳＫ復調された
データは前記した第３図に示すフォーマットのデータで
ある。

このデータは増幅器１０１、ローパスフィルタ２、波形
整形回路１０３、遅延検波回路３により波形整形され、
遅延検波されて、ローパスフィルタ　１０４、波形整形
回路１０５により波形整形されてデータラッチ回路１０
６に供給される。

一方、波形整形回路１０５から出力されたデータはクロ
ックパルス発生回路１０７に供給されて、データの伝送
速度に位相同期した１２００１−ｌｚのり［］ツクパル
スがクロックパルス発生回路１０７から出力され、ラッ
チ回路１０６にストローブパルスとして供給される。し
たがって供給されたデータはデータラッチ回路１０６に
てラッチされる。また、アンドゲート５−１はそのゲー
トが開状態に制御されているためクロックパルス発生回
路１０７からの出力クロックパルスはシフトパルスとし
てシフトレジスタ４−１に供給されて、データラッチ回
′路１０６のラッチ出力は順次シフトレジスタに転送さ
れていく。

シフトレジスタ４−１にフレーム同期パルスが格納され
たときは、排他論理和回路４−２〜４−１６の出力は高
電位となって、アンドゲート４−１７の出力は高電位と
なり、ノリツブフロップ４−１８はセットされる。この
結果、アンドゲート５−１のゲートは閉状態に制御され
て、シフトレジスタ４−１へのシフトパルスの供給は遮
断される。一方、フリップフロップ４−１８がセットさ
れたために、アンドゲート５−２のゲートは開状態に制
御されて、クロックパルス発生回路１０７からのクロッ
クパルスはクロック切替回路１０９を介してシフトレジ
スタ６にシフトパルスとして供給され、データラッチ回
路１０６のラッチ出力が順次シフトレジスタ　６に転送
される。したがってシフトレジスタ６にはフレーム同期
データに引き続いて現われるデータすなわちデジタルコ
ードからが転送されていく。シフトレジスタ６のシフト
パルスはカウンタ　１０８にてカウントされており、カ
ウンタ１０８が“’２１２”計数をしたときはカウンタ
　１０８の出力によりクロック切替回路１０９はアンド
ゲート５−２を介して供給されるクロックパルス発生回
路１０７からのクロックパルスを、クロックパルス発生
器１１０からのクロックパルスに切替える。また、カウ
ンタ　１０８が’　２１２　”　ｉ−１数したときはシ
フトレジスタ６には第４図に示したチェックビットが付
加された全２１２ビツト（デジタルコード、空チヤンネ
ル周波数データ、コマンド、コールザインデータおよび
チェックビット）が格納された状態である。

クロック切替回路１０９がクロックパルス発生器１１０
側に切替えられたことにより、クロックパルス発生器１
１０からの出力クロックパルスがシフトレジスタ　６に
シフトパルスとして供給されて、同時にカウンタ　１１
１にて計数される。また同時に分周器１１２にて２分周
される。

この場合においてカウンタ　１１１は未だカウントアツ
プしていない場合はアンドゲート　１１３および１１４
はそのゲートが開状態に制御されており、分周器１１２
にて２分周されたクロックパルス発生器１１０の出力パ
ルスに同期して、ハーゲルバーガ復号回路７の出力がシ
フトレジスタ　６の第１４ビツト目に書き込まれて、誤
りあるときは訂正される。

しかるにこの書き込みはシフトレジスタ　６のシフトパ
ルスを２分周したパルスで行なわれるため、２１２ビツ
ト中のデータビットに対してのみ行なわれ、この作用を
１０６回行なう。これによりシフトレジスタ６に格納さ
れたデータ中のデータビットは訂正されかつ訂正済の２
１２ビツトがシフトレジスタ８に格納された状態であり
、かっカウンタ　１１１の計数値は２１２°′となって
いる。

引き続（アンドゲート　１１４を介したクロックパルス
発生器１１０の出力クロックパルスによりシフトレジス
タ８の内容は順次データラッチ回路１１５に供給される
。一方データラッチ回路１１５にはアンドゲート１１４
を介して出力されるクロックパルス発生器１１０の出力
クロックパルスを２分周した分周器１１６の出力パルス
がス１〜ローブパルスとして供給されているため、デー
タラッチ回路１１５においてはシフトレジスタ８内に格
納されているチェックビットはラッチされず、データビ
ットのみがラッチされて、シフトレジスタ１０に転送さ
れる。

この結果、シフトレジスタ１０には第２図において右側
からデジタルコード、空チヤンネル周波数データ、コマ
ンド、コールサインデータが順次格納され、この格納が
終ったときはカウンタ　１１１の計数値は“’　４２４
　”となる。

この結果、アンドゲート　１１３および１１４のゲート
は閉状態に制御され、シフトレジスタ１０にはデジタル
コード、空チヤンネル周波数データ、コマンドおよびコ
ールサインデータの１００ビツトが収納された状態とな
る。なおここで２１２／２＝１０６ビツトでデータビッ
トが１０６ビツトあるが最初の６ビツトは訂正のために
作られたビットであり、シフトレジスターθ外に出°さ
れている。

シフトレジスター０に収納されたデジタルデータ、空チ
ヤンネル周波数データ、コマンドはＢＣＤ比較回路１１
−１〜１１−１３に供給されてＢＣＤ（Ｏ〜９）である
かが、またコマンドが“’　ｏ　ｏ　”であるかがチェ
ックされ、コールサインデータはアスキー比較回路１２
−１〜１２−６に供給されてコールサインデータがアス
キーコードのＯ〜９、Ａ〜Ｚであるかがチェックされる
。このチェックにより総てが満足されているときはアン
ドゲート。

１１−、４の出力は高電位となる。一方、このときにお
いては、カウンタ　−１１は計数値”　４２４　”のカ
ウントアツプに達しており、アンドゲート１１−１５は
そのゲートが開状態に制御されており、アンドゲート　
１１−Ｉ　Ｓを介したアンドゲート１１−１４の出力に
よりシフトレジスター０の下位４８ビツトはデータラッ
チ回路１３にラッチされ、ト 表示手段１４に供給される。

そこでデータラッチ回路１３から出力されたラッチ出力
は表示手段１４内のデコーダによりデコードされて、コ
ールサインが表示手段１４において表示される。

その後、各回路を初期化して次のデータの受信に備える
。したがってデータの受信毎にコールサインが表示され
ることになる。

（発明の効果） 以上説明した如く本発明によれば、コールサインデータ
を含む電波を受、信する毎に相手のコールサインを表示
することができる。

またこのための構成も簡単である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図に示した本発明の一実施例の具体的回路
図。 第３図はデータのフォーマットを示す図。 第４図は伝送データのビット構成を示す説明図。 １・・・アマチュア無線通信機、２川ローパスフイルタ
、３・・・遅延検波回路、４・・・フレーム同期データ
検出回路、５・・・入力切替回路、６．８および１０・
・・シフトレジスタ、７・・・ハーゲルバーガ復号回路
、９および１３・・・データラッチ、１１・・・ＢＣＤ
比較回路、１２・・・アスキー比較回路、１４・・・表
示手段。

Claims (1)

【特許請求の範囲】
1. フレーム同期データと、フレーム同期データに続き少な
   くともコールサインデータを含みハーゲルバーガ符号化
   されたデータとを受けてコールサインの表示をするコー
   ルサイン表示装置であって、供給されたフレーム同期デ
   ータを検出するフレーム同期データ検出回路と、フレー
   ム同期データに続くハーゲルバーガ符号化されたデータ
   が供給される第１のシフトレジスタと、フレーム同期デ
   ータ検出回路の出力によりフレーム同期データに続くハ
   ーゲルバーガ符号化されたデータを第１のシフトレジス
   タに導く入力切替回路と、第１のシフトレジスタと協働
   してフレーム同期データに続くハーゲルバーガ符号化さ
   れたデータを復号する復号回路と、第１のシフトレジス
   タから復号されたデータが供給される第２のシフトレジ
   スタと、第２のシフトレジスタ中のデータビットのみが
   供給される第３のシフトレジスタと、第３のシフトレジ
   スタ中のコールサインデータをラッチするデータラッチ
   回路と、データラッチ回路の出力をデコードして表示す
   る表示手段とを備えてなることを特徴とするコールサイ
   ン表示装置。