JPS6136881Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、校正ひずみ信号発生回路を有するひ
ずみ増幅器の改良に関するものである。

従来のこの種ひずみ増幅器を第１図に示す。図
において、抵抗ブリツジ１はひずみゲージ１ａと
抵抗器１ｂ，１ｃ，１ｄより構成され、ブリツジ
電圧入力端子２および３には導線６及び７を介し
てブリツジ電源８が接続されている。電源８とし
ては主に搬送波電圧発生電源が使用されるが、他
の方形波電圧あるいは直流電圧を発生する電源も
使用される。ブリツジ１の出力は導線９，１０を
介して増幅器１１に導かれている。ブリツジ１の
辺抵抗器１ｂ又は１ｃには校正用抵抗器１２が並
列接続されるように構成されている。すなわち、
校正用抵抗器１２の一端は増幅器１１の一方の入
力端に接続され導線１０を介してブリツジ出力端
子４に接続され、抵抗器１２の他端は校正スイツ
チ１３の共通端子１３ａに接続されている。校正
スイツチ１３の入力端子１３ｂ，１３ｃはブリツ
ジ電源８の出力端にそれぞれ接続されている。校
正スイツチ１３は通常はオフ状態となつていて、
校正時には付勢されその共通端子１３ａは入力端
子１３ｂ又は１３ｃのいずれかに接続される。例
えば、校正スイツチ１３を入力端子１３ｃに接続
したときは、第４図イのようになり、抵抗器１ｂ
と１２に比べて導線７の抵抗値Ｒ_B2と導線１０の
抵抗値が実質上無視できるほどに小さいものとす
れば校正用抵抗器１２は辺抵抗器１ｂに並列接続
された状態となる。逆に校正スイツチ１３を入力
端子１３ｂに接続したときには、第４図ロに示す
ようになり、抵抗器１２および１ｃに比べて導線
７および１０の抵抗値が実質上無視できるほどに
小さいものとすれば校正用抵抗器１２は辺抵抗器
１ｃに並列接続された状態となる。このようにし
て校正用抵抗器１２は辺抵抗器１ｃ又は１ｂに並
列接続されるので、辺抵抗器１ｃ又は１ｂの抵抗
値に関連して抵抗器１２の値を選定し所望の等価
標準ひずみ信号（校正ひずみ信号）を得て増幅器
を校正することができる。なお、スイツチ１３の
接続を端子１３ｂ，１３ｃに切換えることにより
正、負の校正ひずみ信号を得ることができる。

しかしながら、校正用抵抗器１２のこのような
接続方式においては、抵抗ブリツジの辺抵抗値を
変えた場合、等価標準ひずみ値が変化する。例え
ば予め定められた抵抗値以外のひずみゲージに取
り変えた場合にはゲージの抵抗値にあわせて補正
を行なう必要があつた。また、導線６，７の抵抗
値Ｒ_B1，Ｒ_B2によりブリツジ電圧が変わり結果と
してブリツジ出力が変化するため導線６，７の長
さなどに関連して校正値の補正を行なわねばなら
ないという欠点があつた。

本考案は、このような欠点を除去し、簡単な構
成によりひずみゲージ及びブリツジ電源ラインの
抵抗値に影響されることなく等価標準ひずみ信号
を得ることのできるひずみ増幅器を実現しようと
するものである。

以下図面を用いて本考案を詳しく説明する。第
２図は本考案に係るひずみ増幅器の一実施例を示
す構成図である。第２図において第１図と同等部
分には同一符号を付しその説明は省略する。２
３，２４は高入力抵抗のバツフアアンプで、各入
力端は導線２１及び２２を介してブリツジ１の電
圧端子３及び２に接続され、各出力端はスイツチ
１３の端子１３ｂ及び１３ｃにそれぞれ接続され
ている。２５は高入力抵抗で安定なゲインを有す
る差動増幅器で、その入力端は導線９及び１０を
介してブリツジ出力端子５及び４に接続され、そ
の出力端は入力抵抗器２６を介して増幅器２７の
反転入力端子（−）に接続されている。増幅器２
７の反転入力端子（−）は校正用抵抗器１２を介
してスイツチ１３の共通端子１３ａに接続される
と共に帰還抵抗２８を介して出力端に接続されて
いる。一方、増幅器２７の非反転入力端子（＋）
はコモンラインに接続されている。なお、抵抗器
２６，１２，２８および増幅器２７からなる部分
は加算増幅器を構成する。

このような構成による本考案の動作を次に説明
する。ひずみゲージ１ａのゲージ率（機械的ひず
み量に対する電気的変量）を２、差動増幅器２５
のゲインをG₁、ゲージ１ａのひずみ量をεとす
ると、抵抗器２６（抵抗値Ｒ_SG）を通じて増幅器
２７の加算点に流れ込み電流Ｉ_SGは次のようにな
る。

今第２図のブリツジ部分において、導線６，
７，９，１０の各抵抗値がブリツジの各辺抵抗器
の値に比べて実質上無視でき、第３図に示すよう
に辺抵抗器１ｂ，１ｃ，１ｄの値がそれぞれＲ
で、ゲージ１ａの抵抗値ＲがΔＲだけ増加したと
した場合、ブリツジの出力電圧ΔＶ〓は次のよう
になる。

ここで、ひずみゲージのゲージ率をＧ_fとする
と、ΔＲ＝Ｇ_f・ε・Ｒであるから上式は となる。更に、一般的にＧ_f・ε／２≪１である
から、Ｇ_f＝２とした場合（通常ゲージ率２のも
のが使用される）でもε≪１であり、上式は次の
ようになる。

ΔＶ〓〓１／４・Ｇ_f・ε・Ｖ_B＝１／２・ε・Ｖ_B したがつて、第２図の抵抗器２６に流れる電流
Ｉ_SG（増幅器２７の入力端はコモンラインの0V
電位である）は次のようになる。

ここに、Ｖ_Bはブリツジ１に現に印加している
電圧である。

また、バツフアアンプ２３（又は２４）のゲイ
ンを１とすれば、スイツチ１３を経由し抵抗器１
２（抵抗値Ｒ_CAL）を通じて加算点に流れ込む電
流Ｉ_CALは次のようになる。

なお、バツフアアンプ２３，２４は高入力抵抗
であり、辺抵抗器の抵抗値には影響しない。

ここで、校正ひずみ量が予めε_Sの値に設定さ
れているとする。このときのＩ_SGをＩ_SG(S)とす
ると、前記Ｉ_SGの関係式より次式を得る。

Ｉ_SG(S)＝１／２・Ｇ_１・ε_Ｓ／Ｒ_ＳＧ・Ｖ_B スイツチ１３をε_Sの極性に応じて１３ｂ又は
１３ｃ側に（例えばε_Sが正のときは１３ｃ側
に）接続して、ε_Sに相当する校正電流Ｉ_CALを発
生させようとするときはＩ_CAL＝Ｉ_SG(S)であれば
よい。

したがつて、 すなわち、 Ｒ_CAL＝Ｒ_ＳＧ／Ｇ_１・１／ε となる。このようにＲ_CALの値は、電圧Ｖ_Bに無関
係であり、校正ひずみ量ε_Sが予め定められれ
ば、Ｒ_SGとG₁の値により一義的に決めることが
できる。そして、所定のひずみ量に対応した値に
選定された校正用抵抗器１２を切換え接続するこ
とにより、ゲージ１ａのひずみ量に関連したひず
み信号に重畳して等価標準ひずみ信号を発生し、
ひずみ信号の変化量と標準ひずみ量との関係から
増幅器のゲインを校正することができる。

なお、実施例ではバツフアアンプ２３，２４の
ゲインを１としたが、１以上のゲインでも何ら差
し支えない。

また、実施例では、抵抗ブリツジと電源及び増
幅器回路部が直結型であるひずみ増幅器を示して
あるが、これに限定するものではなく、特に搬送
波型のひずみ増幅器では、抵抗ブリツジと電源
８、バツフアアンプ２３，２４及び差動増幅器２
５の間にそれぞれ絶縁トランスを介挿し絶縁型の
構成とすることもできる。

以上説明したように、本考案のひずみ増幅器に
よれば、簡単な構成によりブリツジ電源の供給導
線の抵抗変化によるブリツジ印加電圧変動の影響
を受けることなく等価標準ひずみ信号を発生させ
ることができ、また、ブリツジ出力を高入力抵抗
の差動増幅器で受けているのでゲージ抵抗を変え
ても標準ひずみ信号に影響することがなく、従来
のひずみ増幅器におけるような校正値の補正が全
く不要となつた。

【図面の簡単な説明】

第１図は従来のひずみ増幅器の構成図、第２図
は本考案に係るひずみ増幅器の一実施例を示す構
成図、第３図はブリツジ出力電圧について説明す
るための図、第４図は校正用抵抗器１２の接続関
係を説明するための図である。 １……抵抗ブリツジ、１ａ……ひずみゲージ、
１２……校正用抵抗器、１３……校正スイツチ、
２３，２４……バツフアアンプ、２５……差動増
幅器。

Claims (1)

【実用新案登録請求の範囲】
1. ひずみゲージを含む抵抗ブリツジと、前記抵抗
   ブリツジに印加されたブリツジ電圧を検出する高
   入力抵抗のバツフアアンプと、ブリツジの出力電
   圧を増幅して出力するブリツジ出力増幅器と、入
   力抵抗器経由の前記ブリツジ出力増幅器の出力電
   圧と校正スイツチ及び校正用抵抗器経由の前記バ
   ツフアアンプの出力電圧とを加算する加算増幅器
   を具備し、前記校正用抵抗器の抵抗値を前記入力
   抵抗器の値に比例しかつ前記ブリツジ出力増幅器
   における増幅率と前記ひずみゲージのひずみ量と
   に反比例する値に設定しておき、前記校正スイツ
   チを接続状態にすることにより前記加算増幅器に
   校正ひずみ信号を与えて、増幅器の校正ができる
   ようにしたことを特徴とするひずみ増幅器。