JPS6139548A - 半導体装置 - Google Patents

半導体装置

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JPS6139548A
JPS6139548A JP59160451A JP16045184A JPS6139548A JP S6139548 A JPS6139548 A JP S6139548A JP 59160451 A JP59160451 A JP 59160451A JP 16045184 A JP16045184 A JP 16045184A JP S6139548 A JPS6139548 A JP S6139548A
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JP
Japan
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layer
impurity
substrate
region
conductivity type
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Pending
Application number
JP59160451A
Other languages
English (en)
Inventor
Kazuhito Misu
三須　一仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPS6139548A publication Critical patent/JPS6139548A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

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  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体装置に関し、とくにその素子間分離構造
に関するものである。
（従来技術） 従来、素子分離形成法として例えばＬＯＣＯ８法（選択
酸化法）を用いていた。以下に従来の素子分離形成の製
造方法（ＬＯＣＯ８法）を第１図に示す。ナな、わち、
まずＰ型シリコン基板１の表面を熱酸化して全面に５ｉ
０２展２を形成し、その上にシリコン窒化物ＣＢ１５Ｎ
４）３を付着する。さらＫその上にフォトリソグラフィ
ー用のレジスト４を造血し、このレジストをＩｃｙスｌ
ｙを用い、写真食刻技術によって必要なパターンを形成
する（第１ｒｊＩＡ（ａυ。このパターニングされたレ
ジストをマスクとして５ｆｓＮ＜ｊｉｉ３をエツチング
し、さらに下地の５ｉＯｚ膜２もエツチングして素子領
域と素子間分離領域（フィールド領域）を形成する（第
１図（ｂ）　）。この場合、８ｊ０２膜２の下が素子領
域と々る。従って、素子領域にはＳｉ３Ｎ４膜３が残シ
、フィールド領域ではシリコン基板ｌが露出する。この
露出した基板ｌに素子間分離をさらに確かにするために
ボロンのイオン注入が行なわれ、イオン注入層５が形成
され、素子間のしきい値電圧を上げている。所謂チャン
ネルストッパーである（第１図（Ｃ））。この後レジス
トを剥離し１０００＠Ｃ位の高温下で酸素雰囲気中で露
出してぃるシリコン基板１を酸化して、１μｍから１．
５μｍの厚いフィール、ド酸化膜６を形成する（第１図
（ｄ））。
ここで、第１図（ｄ）に示すように、フィールド酸化膜
６形成時の酸化工程でシリコン基板１の深さ方向にも横
方向にも酸化が進行し、５１３Ｎ４膜３が両側でめくシ
上がシバーズピークが発生し、素子領域を狭めることに
なシ、微細化の障害となっていた。
（発明の目的） 従って本発明の目的とするところは、上述した欠点を解
消した半導体装置を提供するものである。
（実施例の説明） 以下本発明の詳細を図面を用いて説明する。第２図は本
発明装置の一実施例の製造工程を示している。まず、ｐ
ｆＪシリコン基板１１に選択的に高密度の格子欠陥を有
するように基板１１と同導電型不純物例えばポロンを拡
散あるいは、イオン注入し同導電製不純物層（Ｐ＋層）
１３を形成する（第２図（ａ））。次に、Ｐ型シリコン
基板１１及びＰ＋層１３上に常圧、１１００°ＣでＢ２
Ｈ４を不純物ガスとして１〜２μｍ程の厚みにエピタキ
シャル成長させてエピタキシャル層１４を形成スる。形
成したエピタキシャル層１４のうちＰ十層１３上にらる
層１５は、その下層にあるＰ＋層１３が高密既結晶欠陥
を有するため多結晶化するとともにＰ＋層１３の不純物
（例えばポロン）が自動的にドーピング（オートドーピ
ング）される（第２図（ｂ））。エピタキシャル成長を
常圧下で行なうのは、このオートドーピング効果が顕著
であるのでこの効果を有効に利用するためである。つい
で公知の半導体装置の製造プロセスでゲート酸化Ｊ［１
６を形成し、ゲート電極となる導体化した多結晶シリコ
ン層１７を形成し、多結晶シリコン層１７をマスクにし
て基板１１と逆導電型不純物（例えばヒ素）を拡散ある
いはイオン注入し逆導電型不純物動作層１８を形成する
（第２図（Ｃ））。
（発明の効果） この結果、表面が平担で素子間分離領域の占有面積の小
さい半導体装置を得ることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は、従来の素子分離形成法（ＬＯ
ＣＯ８法）の′一実施例を示す各製造工程断面図である
。１・・・・・・Ｐ＋シリコン基板、２・・・・・・ゲ
ート酸化膜、３・・・・・・シリコン窒化物、４・・・
・・・フォトレジスト、５・・・・・・基板と同導電型
不純物密度（ボロン）、６・・・・・・素子間分離領域
（フィールド酸化膜）第２図（ａ）〜（Ｃ）は本発明の
一実施例を示す各製造工程断面図である。１１・・・・
・・Ｐ＋シリコン基板、１２・・・・・・フォトレジス
ト、１３・・・・・・基板と同導電型不純物密度（ボロ
ン）、１４・・・・・・エピタキシャル層、１５・・・
・・・高密度欠陥を有する多結晶シリコン、１６・・・
・・・ゲート酸化膜、１７・・・・・・ゲート電極多結
晶シリコン、１８・・・・・・ソース、ドレイン拡散層
。 第１図

Claims (1)

    【特許請求の範囲】
  1. 　一導電型の半導体基板内に設けられた逆導電型の不純
    物領域と、前記半導体基板上に設けられ、前記逆導電型
    の不純物密度領域に接して前記半導体基板と同一導電型
    のエピタキシャル層とを有し、前記不純物領域上のエピ
    タキシャル部を素子分離領域として用いたことを特徴と
    する半導体装置。
JP59160451A 1984-07-31 1984-07-31 半導体装置 Pending JPS6139548A (ja)

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JP59160451A JPS6139548A (ja) 1984-07-31 1984-07-31 半導体装置

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