JPS6142039A - デ−タ処理装置診断方式 - Google Patents
デ−タ処理装置診断方式Info
- Publication number
- JPS6142039A JPS6142039A JP16387484A JP16387484A JPS6142039A JP S6142039 A JPS6142039 A JP S6142039A JP 16387484 A JP16387484 A JP 16387484A JP 16387484 A JP16387484 A JP 16387484A JP S6142039 A JPS6142039 A JP S6142039A
- Authority
- JP
- Japan
- Prior art keywords
- data
- procedures
- slu12
- pmu11
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、いくつかの独立した装置を共通量１ｉ１に
よって接続しているデータ処理装置の診断方式に関する
ものである。
よって接続しているデータ処理装置の診断方式に関する
ものである。
最近の高性能データ処理装置は、中央処理装置（ＣＰＵ
） 、記憶装置（ＭＭＵ）および入出力処理装置（ＩＯ
Ｐ）に加えて、システム管理装置（８ＶＰ）を備えてい
るものが大部分である。このｓｖＰは。
） 、記憶装置（ＭＭＵ）および入出力処理装置（ＩＯ
Ｐ）に加えて、システム管理装置（８ＶＰ）を備えてい
るものが大部分である。このｓｖＰは。
ＣＰＵ、ＭＭＵ、ＩＯＰの優別的なもの及びＣＰＵ、Ｍ
ＭＵ。
ＭＵ。
工ＯＰを含む総合的なデータ処理システムに対する運転
形態の制御、内部状態の観測、故障発生時のデータ収集
と故障時の復旧作業及び一般的な保守作業を制御するた
めに、’ＱＰＵＯ外に設けられる独立したデータ処理装
置である。
形態の制御、内部状態の観測、故障発生時のデータ収集
と故障時の復旧作業及び一般的な保守作業を制御するた
めに、’ＱＰＵＯ外に設けられる独立したデータ処理装
置である。
一方、最近の中小型データ処理装置の分野では。
命令実行処理、データ演算処理等の諸機能を７チツプの
ＬＳＩに凝縮した。いわゆるマイクロプロセッサの進歩
に相まって、上記ＣＰＵ、ＭＭＵ、Ｉｏｎ。
ＬＳＩに凝縮した。いわゆるマイクロプロセッサの進歩
に相まって、上記ＣＰＵ、ＭＭＵ、Ｉｏｎ。
ｓｖｐ等の処理装置を分散し、各々独立のマイクロ・プ
ロセンサで構成し、これ等を共通母線（ＣＢｔＪＢ）に
て接続して、総合的なデータ処理装置を実現するように
されている。
ロセンサで構成し、これ等を共通母線（ＣＢｔＪＢ）に
て接続して、総合的なデータ処理装置を実現するように
されている。
この様な形態の従来よりのデータ処理装置に於ては、こ
れらＣＰＵ、ＭＭＵ、ＩＯＰ、８ＶＰ等の装置がＣＢＵ
Ｓに対して対等に接続されており、全てのデータの授受
がこのＣＢＵＳを経由して行なわれるたメ（、上記デー
タ授受の際になんらかのエラーが検知された場合、その
原因が該データの授受に関して主である第１の装置側に
あるのか、従である第２の装置＠にあるのお、または、
ＣＢ１７Ｂ上にあるのか、さらＫは、別異な第２の装
置の妨害によるものかを判別することが困難であった。
れらＣＰＵ、ＭＭＵ、ＩＯＰ、８ＶＰ等の装置がＣＢＵ
Ｓに対して対等に接続されており、全てのデータの授受
がこのＣＢＵＳを経由して行なわれるたメ（、上記デー
タ授受の際になんらかのエラーが検知された場合、その
原因が該データの授受に関して主である第１の装置側に
あるのか、従である第２の装置＠にあるのお、または、
ＣＢ１７Ｂ上にあるのか、さらＫは、別異な第２の装
置の妨害によるものかを判別することが困難であった。
また、ｓｖｐにより被疑装置をＣＢｔＪＢから論理的に
切離して診断することができる機構を装備したデータ処
理装置に於いても、その診断動作はエラーを発生するデ
ータの授受動作そのものとは異なったものとなり、エラ
ー原因の局所化を難かしくしていた。
切離して診断することができる機構を装備したデータ処
理装置に於いても、その診断動作はエラーを発生するデ
ータの授受動作そのものとは異なったものとなり、エラ
ー原因の局所化を難かしくしていた。
従って、この発明の目的は従来の装置に於ける上記の欠
点を除去することであり、この目的を果すために、この
発明に於ては、 ＣＢＵＳを経由して行われる全てのデ
ータ授受の手順に対し応答、または全ての手順を起動で
きる手段をｓｖｐの中に設け、被疑装置が切離された後
も、データ授受に関し、第１の装置からの手順九対して
ｓｖｐが第２の装置に代行して応答すること、または第
７の装置が起動する手段を８ｖＰが代行して起動するこ
とＫよって１通常のデータ授受に関する手段と全く同一
の手順により、故障の原因を局所化することので會るデ
ータ処理装置診断方式が提供されるものである。
点を除去することであり、この目的を果すために、この
発明に於ては、 ＣＢＵＳを経由して行われる全てのデ
ータ授受の手順に対し応答、または全ての手順を起動で
きる手段をｓｖｐの中に設け、被疑装置が切離された後
も、データ授受に関し、第１の装置からの手順九対して
ｓｖｐが第２の装置に代行して応答すること、または第
７の装置が起動する手段を８ｖＰが代行して起動するこ
とＫよって１通常のデータ授受に関する手段と全く同一
の手順により、故障の原因を局所化することので會るデ
ータ処理装置診断方式が提供されるものである。
以下１図面に従ってこの発明の詳細な説明する。
第１図は、この発明の一実施例を示すブロック図であっ
て、この第１図に於いて、（ハはＣＰＵ、（コ）はＭＭ
Ｕ、（１）はＩＯＰ、（りは８ＶＰ、（、、ｔ）は上記
各装置を接続するＣＢＵＳである。
て、この第１図に於いて、（ハはＣＰＵ、（コ）はＭＭ
Ｕ、（１）はＩＯＰ、（りは８ＶＰ、（、、ｔ）は上記
各装置を接続するＣＢＵＳである。
第２図は、この発明の特徴である。ＣＢＵＳ（ｊ）上の
全てのデータ授受を代行し得る手段を設゛けだ８Ｖｐ（
ｐ）の内部構造を示すブロック図であって、この第２図
ＫＮ、（／／））２デ一２授受ＶＣｇｉｌ−ｆ６ｇ／１
ｉＦ）装＃ｔ（ｐＭＵ）、（ｚａ）は同第２の装置（５
Ｌｔｒ）である。
全てのデータ授受を代行し得る手段を設゛けだ８Ｖｐ（
ｐ）の内部構造を示すブロック図であって、この第２図
ＫＮ、（／／））２デ一２授受ＶＣｇｉｌ−ｆ６ｇ／１
ｉＦ）装＃ｔ（ｐＭＵ）、（ｚａ）は同第２の装置（５
Ｌｔｒ）である。
今、ＰＭＵ（／／）から８ＬＵ（ｌＪ）に対しデータ授
受を行った際に、なんらかのエラーが検出されたものと
する。この時ｓ ｖ ｐ（ｐ）は予め定められた手順に
より８ＬＵ（／コ）内のデコーダ・インヒビット・フラ
グ（／６）を有意和し、これ以後は、ＰＭＵ（／／）よ
り５ＬＵ（／コ）Ｋ対するデータ授受の手順に対して８
ＬＵ（／コ）が応答することは禁ポされる。一方。
受を行った際に、なんらかのエラーが検出されたものと
する。この時ｓ ｖ ｐ（ｐ）は予め定められた手順に
より８ＬＵ（／コ）内のデコーダ・インヒビット・フラ
グ（／６）を有意和し、これ以後は、ＰＭＵ（／／）よ
り５ＬＵ（／コ）Ｋ対するデータ授受の手順に対して８
ＬＵ（／コ）が応答することは禁ポされる。一方。
５ｖｐ（りは、５ｖｏ（ダ）内のデコーダフラグ（ｌり
）を有意にシ、 ＰＭｔＪ（／／）からのデータ授受の
手順忙対し【応答可能な状態になる。
）を有意にシ、 ＰＭｔＪ（／／）からのデータ授受の
手順忙対し【応答可能な状態になる。
ＰＭＵ（／／）は、コマン゛ド・アウト−レジスタ（ｌ
Ｊ）ｋ介して、ｃＨｓ（ｔｌ上ＫＳＬＵ（ｌＪ）に対す
る所要のコマンドを送出する。そして１１通常状態であ
れば、このコマンドは５Ｌｕ（ハ０内のコマンド・イン
・レジスタ（ｔａ）に取り込まれ、コマンド・デコーダ
（ｌよ）Ｋより解読されて、 ８ＬＵ（／コ）す、８Ｉ
、Ｕ（／コ）内のデコーダ・イン上ビット９フラグ（１
６）が有意であるため、８ＬＵ（／コ）はＰＭＵ（１１
）からのコマンドに対して何の動作も行わない、ところ
が、前述されたように、８ＶＰ（ｐ）内のデコーダのフ
ラグ（／デ）が有意であるため、ＰＭＵ（７））よりの
コマンドは５ｖｐ（ｐ）内のコマンド俸イン・レジスタ
（１７）に取り込まれ、コマンド・デコーダ（ｔｔ）Ｖ
Ｃより解読される。また、 ＥＶ買ダ）内では、内部パ
ス（コりを介して、ｓｖｐプロセッサ（ココ）、ｓｖｐ
メモリ（１，７）、８７Ｐフアイル・メモリ（コ４＝）
、コマンド・アウト・レジスタ（コｏ）Ｓデータ・レジ
スタ（コｌ）等が接続されている。そして、ｓｖｐプロ
セッサ（ココ）は解読されたコマンドによって要求され
た動作を行い、データを返送する必要のある時は、そめ
データをデータ・レジスタ（コｌ）を介してＣＢｔＪＢ
（ｊｌ上に送出し、ＰＭＵ（／／）に応答する。コノ動
作は、 ５ｖｐ（ｐ）が８ＬＵ（／Ｊ）の動作を代行す
る場合、つまりＰＭＵ（／／）Ｋ対してスレーブとして
動作する場合の例を示すものである。
Ｊ）ｋ介して、ｃＨｓ（ｔｌ上ＫＳＬＵ（ｌＪ）に対す
る所要のコマンドを送出する。そして１１通常状態であ
れば、このコマンドは５Ｌｕ（ハ０内のコマンド・イン
・レジスタ（ｔａ）に取り込まれ、コマンド・デコーダ
（ｌよ）Ｋより解読されて、 ８ＬＵ（／コ）す、８Ｉ
、Ｕ（／コ）内のデコーダ・イン上ビット９フラグ（１
６）が有意であるため、８ＬＵ（／コ）はＰＭＵ（１１
）からのコマンドに対して何の動作も行わない、ところ
が、前述されたように、８ＶＰ（ｐ）内のデコーダのフ
ラグ（／デ）が有意であるため、ＰＭＵ（７））よりの
コマンドは５ｖｐ（ｐ）内のコマンド俸イン・レジスタ
（１７）に取り込まれ、コマンド・デコーダ（ｔｔ）Ｖ
Ｃより解読される。また、 ＥＶ買ダ）内では、内部パ
ス（コりを介して、ｓｖｐプロセッサ（ココ）、ｓｖｐ
メモリ（１，７）、８７Ｐフアイル・メモリ（コ４＝）
、コマンド・アウト・レジスタ（コｏ）Ｓデータ・レジ
スタ（コｌ）等が接続されている。そして、ｓｖｐプロ
セッサ（ココ）は解読されたコマンドによって要求され
た動作を行い、データを返送する必要のある時は、そめ
データをデータ・レジスタ（コｌ）を介してＣＢｔＪＢ
（ｊｌ上に送出し、ＰＭＵ（／／）に応答する。コノ動
作は、 ５ｖｐ（ｐ）が８ＬＵ（／Ｊ）の動作を代行す
る場合、つまりＰＭＵ（／／）Ｋ対してスレーブとして
動作する場合の例を示すものである。
次に、 ５ｖｐ（ｓｔ）がＰｉｎ（ｚｚ）の動作を代行
する場合、つまりＳＬ、Ｕ（／りＫ対し【マスクとして
動作する場合につい【述べる。この場合には、 ５Ｌｕ
（ｉコ）内のデコーダｅインヒビット・フラグ（１６）
は通常状態にセットされている。
する場合、つまりＳＬ、Ｕ（／りＫ対し【マスクとして
動作する場合につい【述べる。この場合には、 ５Ｌｕ
（ｉコ）内のデコーダｅインヒビット・フラグ（１６）
は通常状態にセットされている。
ｓ ｖ ｐ（ｐ）は、ＰＭＵ（／／）がｃｎｖ８（ｔ）
上に送出したコマンドと同シコマンドをコマンド・アウ
ト・レジスタ（コＱ）を介してＣＢＵＳ（ｊ）上に送出
−ｊ、ｉ５ ＢＫ、Ｕ（／コ）は、このコマンドをコマ
ンドもイン拳レジスタ（ｚｐ）ｔｃ敗り込み、コマンド
・デコーダ（１２）により解読して、！！＊された動作
を行い、 ５ｖｐ（ｐ）に応答する。
上に送出したコマンドと同シコマンドをコマンド・アウ
ト・レジスタ（コＱ）を介してＣＢＵＳ（ｊ）上に送出
−ｊ、ｉ５ ＢＫ、Ｕ（／コ）は、このコマンドをコマ
ンドもイン拳レジスタ（ｚｐ）ｔｃ敗り込み、コマンド
・デコーダ（１２）により解読して、！！＊された動作
を行い、 ５ｖｐ（ｐ）に応答する。
以上説明したように、この発明によれば、 ＰＭｔｌＴ
（１）または８Ｌυ（ｌコ）を論理的に切離し、さらに
切離した装置の動作な５ｖｐ（ｐ）が代行することがで
きるので１通常状態においてエラーが発生し、さらにｓ
ｖ ｐ（ｐ）がスレーブとして動作した場合にもエラ
ーが発生すれば５エラーの原因はＰＭＵ（／／）側に存
在すると判断され、また５ｖｐ（＊）がマスタとして動
作した場合にエラーが発生すれば、エラーの原因は、８
ＬＵ（／Ｊ）側に存在すると判断される。さらに、どち
らの場合にもエラーが除去されなければ、エラーの原因
はＣＢＵＳ（ｔ）、または別異の第３の装置に存在する
と判断することができる。
（１）または８Ｌυ（ｌコ）を論理的に切離し、さらに
切離した装置の動作な５ｖｐ（ｐ）が代行することがで
きるので１通常状態においてエラーが発生し、さらにｓ
ｖ ｐ（ｐ）がスレーブとして動作した場合にもエラ
ーが発生すれば５エラーの原因はＰＭＵ（／／）側に存
在すると判断され、また５ｖｐ（＊）がマスタとして動
作した場合にエラーが発生すれば、エラーの原因は、８
ＬＵ（／Ｊ）側に存在すると判断される。さらに、どち
らの場合にもエラーが除去されなければ、エラーの原因
はＣＢＵＳ（ｔ）、または別異の第３の装置に存在する
と判断することができる。
このように、この発明によれば、データ処理装置を構成
する各装置を切離して診断を行うことができるので、ど
の装置にエラーの原因が存在するのかを短時間で知るこ
とかで針また。ある装置がｑン 動作不能であったり存在しない場合に於ても、他の装置
の診断を行うことがでνるという利点がある。
する各装置を切離して診断を行うことができるので、ど
の装置にエラーの原因が存在するのかを短時間で知るこ
とかで針また。ある装置がｑン 動作不能であったり存在しない場合に於ても、他の装置
の診断を行うことがでνるという利点がある。
さらに、５ｖｐ（弘）は各装置の動作な５ｖｐ（り内の
マイクロｅプログラムによってエミュレーションしてい
るので、データ処理装置の仕様に変更が加えられた場合
に於いてもそのマイクロ・プログラムを修正することＫ
より、迅速に仕様変更に対処できる・
マイクロｅプログラムによってエミュレーションしてい
るので、データ処理装置の仕様に変更が加えられた場合
に於いてもそのマイクロ・プログラムを修正することＫ
より、迅速に仕様変更に対処できる・
ｉ／図は、この発明の一実施例を示すブロック図、第１
図はこの発明の実施例に於けるシステム管理装置（ｓｖ
ｐ）の内部構造を示すブロック図である。 ｌ−−中央処理装置、１拳・記憶装置、Ｊ・・入出力処
理装置、ダー・システム管理装置、！・―共通母線、／
／・・第１の装置、ｌコ・φ第コの装置、１３．コσｅ
・コマンド参アウトｅレジスタ、／（４・・コマンド・
イン・レジスタ、／！ｒ・・コマンド・デコーダ、／４
・−デコーダ・インヒビット・フラグ、ｌり・・コマン
ド−イン・レジスタ、１１・φ）ｉ／ド・デコーダ、ｌ
ｑ・拳デコーダ・フラグ、コｌ・・データ拳レジスタ。 ココΦ・８ｖＰプロセツサ、コ、？−＠８ＶＰメモリ、
コダ・・ＳｖＰファイル、メモリ、コ！・・内部ハス。 ＊ｃ／１ 手続補正書（自発） 昭和。ｄ！４ グ 。日
図はこの発明の実施例に於けるシステム管理装置（ｓｖ
ｐ）の内部構造を示すブロック図である。 ｌ−−中央処理装置、１拳・記憶装置、Ｊ・・入出力処
理装置、ダー・システム管理装置、！・―共通母線、／
／・・第１の装置、ｌコ・φ第コの装置、１３．コσｅ
・コマンド参アウトｅレジスタ、／（４・・コマンド・
イン・レジスタ、／！ｒ・・コマンド・デコーダ、／４
・−デコーダ・インヒビット・フラグ、ｌり・・コマン
ド−イン・レジスタ、１１・φ）ｉ／ド・デコーダ、ｌ
ｑ・拳デコーダ・フラグ、コｌ・・データ拳レジスタ。 ココΦ・８ｖＰプロセツサ、コ、？−＠８ＶＰメモリ、
コダ・・ＳｖＰファイル、メモリ、コ！・・内部ハス。 ＊ｃ／１ 手続補正書（自発） 昭和。ｄ！４ グ 。日
Claims (1)
- 中央処理装置、記憶装置、入出力処理装置、システム管
理装置を構成要素とし、上記各装置を共通母線で接続し
、その共通母線を介して上記各装置間で所定の制御手順
によつてデータの授受及び処理を行うデータ処理装置に
於いて、中央処理装置、記憶装置、入出力処理装置の中
から選択される所望の第１の装置とこれとは別異の第２
の装置間でデータの授受を行う際の、上記第１の装置が
行うべき制御手順、及び、これに対して上記第２の装置
が行うべき応答を代行する手段を上記システム管理装置
内に設け、上記第１の装置、または第２の装置が切離さ
れた場合あるいは動作不能にされた場合においても、上
記所定の制御手順を実行することができることを特徴と
したデータ処理装置診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16387484A JPS6142039A (ja) | 1984-08-06 | 1984-08-06 | デ−タ処理装置診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16387484A JPS6142039A (ja) | 1984-08-06 | 1984-08-06 | デ−タ処理装置診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142039A true JPS6142039A (ja) | 1986-02-28 |
Family
ID=15782416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16387484A Pending JPS6142039A (ja) | 1984-08-06 | 1984-08-06 | デ−タ処理装置診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04209882A (ja) * | 1990-11-30 | 1992-07-31 | Kao Corp | パルパーにおけるパルプ濃度制御方法及びパルプ濃度制御装置 |
-
1984
- 1984-08-06 JP JP16387484A patent/JPS6142039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04209882A (ja) * | 1990-11-30 | 1992-07-31 | Kao Corp | パルパーにおけるパルプ濃度制御方法及びパルプ濃度制御装置 |
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