JPS6142163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6142163A JPS6142163A JP16405584A JP16405584A JPS6142163A JP S6142163 A JPS6142163 A JP S6142163A JP 16405584 A JP16405584 A JP 16405584A JP 16405584 A JP16405584 A JP 16405584A JP S6142163 A JPS6142163 A JP S6142163A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- layer
- well layer
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明社バイポーラトランジスタと接合形電界効果トラ
ンジスタとが混載する半導体装置の製造方法に関する。
ンジスタとが混載する半導体装置の製造方法に関する。
（従来の技術）
従来、同一の半導体基板上にバイポーラトランジスタ（
Ｂ、−Ｔｒ）とＮチャンネルの接合形電界効果トランジ
スタ（ＮチャンネルＪ−ＦＥＴ）とを形成する製造方法
において、ＮチャンネルＪ−ＦＥＴのチャンネル部を形
成するのにイオン注入技術が利用されている。
Ｂ、−Ｔｒ）とＮチャンネルの接合形電界効果トランジ
スタ（ＮチャンネルＪ−ＦＥＴ）とを形成する製造方法
において、ＮチャンネルＪ−ＦＥＴのチャンネル部を形
成するのにイオン注入技術が利用されている。
（発明が解決しようとする問題点）
ところが、チャンネル部の形成にイオン注入技術を用い
た従来の製造プロセスでは、Ｂ＋−５Ｔｒの製造プロセ
スに、ＮチャンネルＪ−ＦＥＴのチャンネル部の製造プ
ロセスが付加されるため、製造工程が増加するという問
題があった。
た従来の製造プロセスでは、Ｂ＋−５Ｔｒの製造プロセ
スに、ＮチャンネルＪ−ＦＥＴのチャンネル部の製造プ
ロセスが付加されるため、製造工程が増加するという問
題があった。
（問題点を解決するための手段）
本発明に係る半導体装置の製造方法は、Ｎ型エピタキシ
ャル層にＰ型ウェル層を形成し５該Ｐ型ウ工ル層の表面
部分の二カ所にＮ＋デポジット層の形成した後、チャン
ネル部となるＰ型ウェル層の表面の酸化膜を除去する工
程と、該酸化膜を除去した後、前記Ｎ＋デポジット層の
表面および前記チャンネル部となるＰ型ウェル層の表面
全体を酸化し、Ｎ＋デポジット層のドライブインを行っ
て接合形電界効果トランジスタのソース領域およびドレ
イン領域を形成すると同時に、Ｐ型ウェル層の表面にチ
ャンネル部を形成する工程とを備えているものである。
ャル層にＰ型ウェル層を形成し５該Ｐ型ウ工ル層の表面
部分の二カ所にＮ＋デポジット層の形成した後、チャン
ネル部となるＰ型ウェル層の表面の酸化膜を除去する工
程と、該酸化膜を除去した後、前記Ｎ＋デポジット層の
表面および前記チャンネル部となるＰ型ウェル層の表面
全体を酸化し、Ｎ＋デポジット層のドライブインを行っ
て接合形電界効果トランジスタのソース領域およびドレ
イン領域を形成すると同時に、Ｐ型ウェル層の表面にチ
ャンネル部を形成する工程とを備えているものである。
（作用）
本発明に係る半導体装置の製造方法は、ＮチャンネルＪ
−ＦＥＴのチャンネル形成を、＃Ｉ化による不純物の再
分布作用を活用することにより、ソース領域およびドレ
イン領域の形成と同時に行うことができる。
−ＦＥＴのチャンネル形成を、＃Ｉ化による不純物の再
分布作用を活用することにより、ソース領域およびドレ
イン領域の形成と同時に行うことができる。
（実施例）
本発明に係る半導体装置の製造方法を第１図（１）〜（
６）に示す。
６）に示す。
（１）Ｐ型Ｓ正基板１上にＮ型エピタキシャル成長を行
ってＮ型エピタキシャル層２を形成し、該Ｎ型エピタキ
シャル層２に、Ｐ−ウェル層４を形成する。３はＳｉ’
０２膜である〔第１図（１）〕。
ってＮ型エピタキシャル層２を形成し、該Ｎ型エピタキ
シャル層２に、Ｐ−ウェル層４を形成する。３はＳｉ’
０２膜である〔第１図（１）〕。
＋２１ Ｓ ｒ ＯＺ膜３をホトレジスト処理し、Ｂ
等をデポジット・拡散してＮチャンネルＪ−ＦＥＴのゲ
ート電極取出し用となるＰ゛ゲートコンタクト拡散領域
５を形成する〔第１図（２）〕。このＰ゛領域の形成は
９図示はしないが、Ｂ、−Ｔ、のベース拡散領域の形成
と同時に行われる。
等をデポジット・拡散してＮチャンネルＪ−ＦＥＴのゲ
ート電極取出し用となるＰ゛ゲートコンタクト拡散領域
５を形成する〔第１図（２）〕。このＰ゛領域の形成は
９図示はしないが、Ｂ、−Ｔ、のベース拡散領域の形成
と同時に行われる。
（３） ホトエツチングにより、将来ＮチャンネルＪ
−ＦＥＴのソース領域およびドレイン領域となる部分６
．７のパターニングを行う〔第１図（３）〕。このバタ
ーニングは、Ｂ、−Ｔ、のエミッタ領域およびコレクタ
コンタクト領域となる部分のパターニングと同時に行わ
れる。
−ＦＥＴのソース領域およびドレイン領域となる部分６
．７のパターニングを行う〔第１図（３）〕。このバタ
ーニングは、Ｂ、−Ｔ、のエミッタ領域およびコレクタ
コンタクト領域となる部分のパターニングと同時に行わ
れる。
（４） ソース領域およびドレイン領域となる部分６
゜７に、Ｐ、Ａｓ等をデポジットしてＮ＋デポジット層
の８９を形成する〔第１図（４）〕。これは。
゜７に、Ｐ、Ａｓ等をデポジットしてＮ＋デポジット層
の８９を形成する〔第１図（４）〕。これは。
Ｂ、−Ｔ、のエミッタ領域となる部分に、Ｐ。
Ａ８等をデポジットするのと同時に行われる。
＋５１ Ｎ”デポジット層８．９の形成を完了した後
。
。
通常のホトエツチングによってチャンネル部となるＰ−
ウェル層４上の５ｉ０２膜３を除去する〔第１図（５）
〕。
ウェル層４上の５ｉ０２膜３を除去する〔第１図（５）
〕。
（６） 前記Ｎ゛デポジツトｅｌｆ域、９の表面およ
びチャンネル部となるＰ−ウェル層の表面全体の酸化１
０を行う。この酸化、すなわちドライブインによって、
ＮチャンネルＪ−ＦＥＴのＮ３ソース拡散領域１１およ
びＮ°ドレイン拡散領域１２を形成する。このとき、酸
化による不純物の再分布により、Ｐ−ウェル層４の表面
に反転層、すなわち低濃度領域のＮ−チャンネル１３が
形成される〔第１図（６）〕。この、チャンネル部とな
るＰ−ウェル層の表面の酸化は、Ｂ、−Ｔ、のエミッタ
領域を形成するドライブインと同時に行われる。
びチャンネル部となるＰ−ウェル層の表面全体の酸化１
０を行う。この酸化、すなわちドライブインによって、
ＮチャンネルＪ−ＦＥＴのＮ３ソース拡散領域１１およ
びＮ°ドレイン拡散領域１２を形成する。このとき、酸
化による不純物の再分布により、Ｐ−ウェル層４の表面
に反転層、すなわち低濃度領域のＮ−チャンネル１３が
形成される〔第１図（６）〕。この、チャンネル部とな
るＰ−ウェル層の表面の酸化は、Ｂ、−Ｔ、のエミッタ
領域を形成するドライブインと同時に行われる。
このように１本発明の半導体装置の製造プロセスにおけ
るＮ−チャンネルの形成は、Ｎ＋ソース拡散領域および
Ｎ゛ドレイン拡散領域の形成と同時に行われる。
るＮ−チャンネルの形成は、Ｎ＋ソース拡散領域および
Ｎ゛ドレイン拡散領域の形成と同時に行われる。
（発明の効果）
以上説明したように１本発明の半導体装置の製造方法に
よれば、ＮチャンネルＪ−ＦＥＴのチャンネル形成を酸
化による不純物の再分布作用を活用することにより、Ｂ
、−Ｔ、の製造プロセスに合わせて行うことができるか
ら、従来のイオン注入技術を利用した製造方法に比べて
製造工程を短縮することができ、しかもトランジスタ特
性等に影響を与えることなくＢｉ−Ｔ、とＮチャンネル
Ｊ−ＦＥＴを同一基板上に形成することができる。
よれば、ＮチャンネルＪ−ＦＥＴのチャンネル形成を酸
化による不純物の再分布作用を活用することにより、Ｂ
、−Ｔ、の製造プロセスに合わせて行うことができるか
ら、従来のイオン注入技術を利用した製造方法に比べて
製造工程を短縮することができ、しかもトランジスタ特
性等に影響を与えることなくＢｉ−Ｔ、とＮチャンネル
Ｊ−ＦＥＴを同一基板上に形成することができる。
第１図（１）ないしく６）は半導体装置の本発明に係る
製造工程を示す概略断面図である。 １・・・Ｐ型Ｓ、基板 ２・・・Ｎ型エピタキシャル層 ３・・・Ｓ、Ｏ□膜 ４・・・Ｐ ウェル層 ５・・・Ｐ゛ゲートコンタクト拡散領域１１・・・Ｎ“
ソース拡散領域 １２・・・Ｎ“ドレイン拡散領域 １３・・・Ｎ−チャンネル ほか１名 第７図
製造工程を示す概略断面図である。 １・・・Ｐ型Ｓ、基板 ２・・・Ｎ型エピタキシャル層 ３・・・Ｓ、Ｏ□膜 ４・・・Ｐ ウェル層 ５・・・Ｐ゛ゲートコンタクト拡散領域１１・・・Ｎ“
ソース拡散領域 １２・・・Ｎ“ドレイン拡散領域 １３・・・Ｎ−チャンネル ほか１名 第７図
Claims (1)
- 【特許請求の範囲】 １）バイポーラトランジスタと接合形電界効果トランジ
スタとが混載する半導体装置を製造する方法であって、 Ｎ型エピタキシャル層にＰ型ウェル層を形 成し、該Ｐ型ウェル層の表面部分にＮ＾＋デポジット層
を形成した後、チャンネル部となるＰ型ウェル層の表面
の酸化膜を除去する工程と、 該酸化膜を除去した後、前記Ｎ＾＋デポジット層の表面
および前記チャンネル部となるＰ型ウェル層の表面全体
を酸化し、前記Ｎ＾＋デポジット層のドライブインを行
って接合形電界効果トランジスタのソース領域およびド
レイン領域を形成すると同時に、Ｐ型ウェル層の表面に
チャンネル部を形成する工程とを備えていることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405584A JPS6142163A (ja) | 1984-08-04 | 1984-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405584A JPS6142163A (ja) | 1984-08-04 | 1984-08-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142163A true JPS6142163A (ja) | 1986-02-28 |
Family
ID=15785928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16405584A Pending JPS6142163A (ja) | 1984-08-04 | 1984-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188978A (en) * | 1990-03-02 | 1993-02-23 | International Business Machines Corporation | Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer |
| KR100344218B1 (ko) * | 1995-09-14 | 2002-11-08 | 페어차일드코리아반도체 주식회사 | 반도체장치의고농도웰제조방법 |
-
1984
- 1984-08-04 JP JP16405584A patent/JPS6142163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188978A (en) * | 1990-03-02 | 1993-02-23 | International Business Machines Corporation | Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer |
| KR100344218B1 (ko) * | 1995-09-14 | 2002-11-08 | 페어차일드코리아반도체 주식회사 | 반도체장치의고농도웰제조방법 |
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