JPS6142793A - 高速メモリシステム - Google Patents
高速メモリシステムInfo
- Publication number
- JPS6142793A JPS6142793A JP59163379A JP16337984A JPS6142793A JP S6142793 A JPS6142793 A JP S6142793A JP 59163379 A JP59163379 A JP 59163379A JP 16337984 A JP16337984 A JP 16337984A JP S6142793 A JPS6142793 A JP S6142793A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- accessed
- memory system
- column address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アドレスの上位でマツピングされた補助メそ
りにアドレスの一部ン記憶させる華によって、主メモリ
に対して高速にアク、セスする事の出来る、高速メモリ
システムに関するものである。
りにアドレスの一部ン記憶させる華によって、主メモリ
に対して高速にアク、セスする事の出来る、高速メモリ
システムに関するものである。
（従来技術）
従来、ランダムアクセスメモリフステムに３いてダイナ
ミックＲＡＭ （以下ＤＲＡＭ）７用いる場合、ＤＲ
ＡＭのアトＶスパスが列アドレス、行アドレスでマルチ
プレクスされているため、第１凶に示すようにダｊアド
レス、行アドンスンそれぞれ列アドレストロープ（以下
ＲＡＳ）、行アドレスストローフ（以下ＣＡＢ ）に同
期させてＤＲＡＭに与えなければならなかった。更にＲ
ＡＳに関しては、Ｒｈｓグリチャーヂ時間１かＤＲＡＭ
のアクセスタイムに比べ無視出来ない程かかる。このた
めアクセスタイムに比べｔ５〜２．５倍程度時間がかか
るランダムサイクルタイムがメモリシステムの速度ヲ制
限してしまう。
ミックＲＡＭ （以下ＤＲＡＭ）７用いる場合、ＤＲ
ＡＭのアトＶスパスが列アドレス、行アドレスでマルチ
プレクスされているため、第１凶に示すようにダｊアド
レス、行アドンスンそれぞれ列アドレストロープ（以下
ＲＡＳ）、行アドレスストローフ（以下ＣＡＢ ）に同
期させてＤＲＡＭに与えなければならなかった。更にＲ
ＡＳに関しては、Ｒｈｓグリチャーヂ時間１かＤＲＡＭ
のアクセスタイムに比べ無視出来ない程かかる。このた
めアクセスタイムに比べｔ５〜２．５倍程度時間がかか
るランダムサイクルタイムがメモリシステムの速度ヲ制
限してしまう。
ＤＲＡＭでは、第２図に示すように列アドレス’に４え
、ＲＡＥＩ乞アクティブにしつづけ、ページモードにす
ることで、高速アクセス？する事か出来る。
、ＲＡＥＩ乞アクティブにしつづけ、ページモードにす
ることで、高速アクセス？する事か出来る。
この方法では、２回目以降は行アドレスとＣＡＳ乞与え
るだけでデータのアクセスが出来ろため、ランダムアク
セスサイクルタイムに比べ半分Ａｆｊ、Ｉｋのサイクル
タイムで済む。例えば、コンピュータプログラム等はア
クセスするメモリのアドレスは全（のランダムではなく
、連続する饋域ベージに順次アクセスすることが多いの
で、ページモード７便用でさる確率は非常に高い。
るだけでデータのアクセスが出来ろため、ランダムアク
セスサイクルタイムに比べ半分Ａｆｊ、Ｉｋのサイクル
タイムで済む。例えば、コンピュータプログラム等はア
クセスするメモリのアドレスは全（のランダムではなく
、連続する饋域ベージに順次アクセスすることが多いの
で、ページモード７便用でさる確率は非常に高い。
（問題点？屑決するための手段）
本発明のメモリシステムは、アドレスの上位でマツピン
グされた補助メモリにあらかじめ各メモリバンクの最後
にアクセスされた列アドレス？記憶させておき、メモリ
アクセス時・にメモリシステムに与えられたアドレスの
うち列アドレス１σノする部分が記憶内容と一致した場
合、ＤＲＡＭがベージモードで働くことで、制速にデー
タ乞アクセス出来る様に構成したものである。
グされた補助メモリにあらかじめ各メモリバンクの最後
にアクセスされた列アドレス？記憶させておき、メモリ
アクセス時・にメモリシステムに与えられたアドレスの
うち列アドレス１σノする部分が記憶内容と一致した場
合、ＤＲＡＭがベージモードで働くことで、制速にデー
タ乞アクセス出来る様に構成したものである。
（実施例）
第６図は本発明のブロック線図で、８つの６４Ｋｂｉｔ
ＤＲＡＭメモリバンクで構成した場合の実施例であり、
第４図はこれの動作例のタイムチャートである。ブロッ
ク線図及びタイ、ムチヤードの信号は一致したものであ
る。
ＤＲＡＭメモリバンクで構成した場合の実施例であり、
第４図はこれの動作例のタイムチャートである。ブロッ
ク線図及びタイ、ムチヤードの信号は一致したものであ
る。
Ｄ ＲＡ Ｍ七ジュールは８バンクａ〜ｈで替ル父され
、バンクセンクト１δ号１３Ｓａ−ｈで選択される。各
バンクには共通のアドレス、ＲＡＳ、ＣＡＥＩが与えら
れるが、ＢＥＩ信号がアクティブでなければ、無効とし
て扱かわれる。又、ＤＲＡＭＲＡＭモジュールミルはラ
ッチＢが設けられてにす、各ＲＡＳン保持するような構
成になっていて、各モジュールごとにベージモードχ待
絖出米るよ５ＩＣなっている。
、バンクセンクト１δ号１３Ｓａ−ｈで選択される。各
バンクには共通のアドレス、ＲＡＳ、ＣＡＥＩが与えら
れるが、ＢＥＩ信号がアクティブでなければ、無効とし
て扱かわれる。又、ＤＲＡＭＲＡＭモジュールミルはラ
ッチＢが設けられてにす、各ＲＡＳン保持するような構
成になっていて、各モジュールごとにベージモードχ待
絖出米るよ５ＩＣなっている。
タイミングコントローラ９はＤＲＡＭに対するＲＡＥ１
７．０Ａ１３１８、ＷＥ１９、マルチプレスされたＤＲ
ＡＭのアドレスバス切り換え１Ｍ号ＭＵＸ２２、及び補
助メモリのライト信号ＬＯ２１、及びメモリシステム？
アクセスした機器に対するアク七ス終了信号ＡＣＫ４Ｙ
発生するものであり、これらの信号は、メモリシステム
に与えられたメモリシステムセレクト信号５ＫＬ３、リ
ードノライト信号Ｒ／Ｗ２、及びコンパレータ６の出力
（ｇ号ＨＩＴ２［１、クロック２４の出力０ＬＩＣ２４
ａｌＣ促って動作そ−ドか変わる。動作モードによりフ
レッシュモード、ランダムアクセスモード、ベージモー
ドがあす、モードの決定はタイミングコントローラ９が
行なう。
７．０Ａ１３１８、ＷＥ１９、マルチプレスされたＤＲ
ＡＭのアドレスバス切り換え１Ｍ号ＭＵＸ２２、及び補
助メモリのライト信号ＬＯ２１、及びメモリシステム？
アクセスした機器に対するアク七ス終了信号ＡＣＫ４Ｙ
発生するものであり、これらの信号は、メモリシステム
に与えられたメモリシステムセレクト信号５ＫＬ３、リ
ードノライト信号Ｒ／Ｗ２、及びコンパレータ６の出力
（ｇ号ＨＩＴ２［１、クロック２４の出力０ＬＩＣ２４
ａｌＣ促って動作そ−ドか変わる。動作モードによりフ
レッシュモード、ランダムアクセスモード、ベージモー
ドがあす、モードの決定はタイミングコントローラ９が
行なう。
タイミングローラ９は、ＯＬ］Ｋ２４ａ’７カウントし
、適当なインタバルでリフレッシュモードに入り、ＤＲ
ＡＭＫ対して９７７７７１７行なう信号ン発生する。
、適当なインタバルでリフレッシュモードに入り、ＤＲ
ＡＭＫ対して９７７７７１７行なう信号ン発生する。
以下に第４図タイムチャートに使った動作例を説明する
。
。
メモリシステムがＳＥＬ信号６によってセレクトされる
と、メモリシステムに与えられたアドレス１の上位のう
ちバンクアドレスに相当する部分か、バンク’４ Ｖク
タ７及び補助メ七り５に与えられ、ＤＲＡＭモジュール
が選択され、かつ補助メモリ５の内容が読み出される。
と、メモリシステムに与えられたアドレス１の上位のう
ちバンクアドレスに相当する部分か、バンク’４ Ｖク
タ７及び補助メ七り５に与えられ、ＤＲＡＭモジュール
が選択され、かつ補助メモリ５の内容が読み出される。
補助メモリには、第５ ｒａに示すように列アドレス２
Ｂの他、有効ビット、Ｖビット２７か記憶されている。
Ｂの他、有効ビット、Ｖビット２７か記憶されている。
Ｖビット２７は過去にクリアドレスが書き込まれた墨ン
示すビットで、リフレッシュモード＆？）バ’７−ＯＮ
リセット時にクリアされる。
示すビットで、リフレッシュモード＆？）バ’７−ＯＮ
リセット時にクリアされる。
読み出されたＶビット２７がアクティブであった場合補
助メモリの内容の夕１」アドレス２８は、メモリシステ
ムに与えられたアドレス１のうち列アドレスに対応する
部分とコンパレータ６によって比較される。
助メモリの内容の夕１」アドレス２８は、メモリシステ
ムに与えられたアドレス１のうち列アドレスに対応する
部分とコンパレータ６によって比較される。
Ｖビット２７がインアクティブ又は比較結果か一致しな
かった場合コンパレータ６の出力Ｈ工Ｔ ：２０はイン
アクティブとなる。この場合タイミングコントローラ９
はランダムアクセスモードとなり補助メモリに刻しライ
ト信号Ｌ０２１を発生し、アドレス１のうち列アドレス
に対応する部分を記憶させ、同時ＫＲＡＳ ′ｆｆイン
アクティブとする。次に更新された補助メモリ５のＦ’
３ 答Ｙセレクタ８χ通シ、ＤＲＡＭアドレスバスに列
アドレスとして与え、ＲＡ８１７’＆再びアクティブと
し、伐げてアドレス１σノうち行アドレスに対応する部
分乞セレクタ８に７１）ｉじＤＲＡＭアドレスバスに与
えＣＡＳ１８ンアクティブとする事でメモリはアクセス
される。
かった場合コンパレータ６の出力Ｈ工Ｔ ：２０はイン
アクティブとなる。この場合タイミングコントローラ９
はランダムアクセスモードとなり補助メモリに刻しライ
ト信号Ｌ０２１を発生し、アドレス１のうち列アドレス
に対応する部分を記憶させ、同時ＫＲＡＳ ′ｆｆイン
アクティブとする。次に更新された補助メモリ５のＦ’
３ 答Ｙセレクタ８χ通シ、ＤＲＡＭアドレスバスに列
アドレスとして与え、ＲＡ８１７’＆再びアクティブと
し、伐げてアドレス１σノうち行アドレスに対応する部
分乞セレクタ８に７１）ｉじＤＲＡＭアドレスバスに与
えＣＡＳ１８ンアクティブとする事でメモリはアクセス
される。
データーのアクセスか終了するとタイミングコントロー
ラ９はアクセス終了信号ＡＣＫ４ ｇ発生しメモリシス
テムケアクセスした＠器に終了乞伝える。この際アクセ
スが終了し又もＲＡＳ１７はアクティブのままである。
ラ９はアクセス終了信号ＡＣＫ４ ｇ発生しメモリシス
テムケアクセスした＠器に終了乞伝える。この際アクセ
スが終了し又もＲＡＳ１７はアクティブのままである。
Ｖビット２７かアクティブでかつ比較結果が一枚した場
合コンパレータ６の出力Ｈ工Ｔ２０はアクティブとなる
。この場合タイミングコントローラ９はページモードと
なり、与えられたアドレス１のうち行アドレスに対応す
る部分はセレクタ８を通じＤＲＡＭＲＡＭアドレス１７
られ、ＣＡ３１８はアクティブになりページモードでの
アクセスが行われる。データのアクセスが終了すると、
タイミングコントローラ９はアクセス終了信号−Ａ Ｃ
Ｋ ４χ発生し、メモリシステムをアクセスした機器に
終了ン伝える。
合コンパレータ６の出力Ｈ工Ｔ２０はアクティブとなる
。この場合タイミングコントローラ９はページモードと
なり、与えられたアドレス１のうち行アドレスに対応す
る部分はセレクタ８を通じＤＲＡＭＲＡＭアドレス１７
られ、ＣＡ３１８はアクティブになりページモードでの
アクセスが行われる。データのアクセスが終了すると、
タイミングコントローラ９はアクセス終了信号−Ａ Ｃ
Ｋ ４χ発生し、メモリシステムをアクセスした機器に
終了ン伝える。
（発明の効果）
以上説明したように本発明は補助メモリ５を設けて、メ
モリバンク単位に最近使用された列アドレスを記憶し、
メモリシステムに与えられたアドレスのうち各バンクの
列アドレスが一致した場合ＤＲＡＭがページモードで働
き、高速にアクセス出来るように構成したものである。
モリバンク単位に最近使用された列アドレスを記憶し、
メモリシステムに与えられたアドレスのうち各バンクの
列アドレスが一致した場合ＤＲＡＭがページモードで働
き、高速にアクセス出来るように構成したものである。
この方法乞とれば、ある１１岨囲でメモＩＪ ’Ｆ連続
的にアクセスする場合、メモリ７ステムは、通常のラン
ダムアクセスで構成されたものより高速にアクセスが行
なえる。
的にアクセスする場合、メモリ７ステムは、通常のラン
ダムアクセスで構成されたものより高速にアクセスが行
なえる。
父、バンク単位で違う範囲のメモリアドレスがページモ
ードで使用出来るのでマルチタスク、マルチプロセス、
マルチユーザの用途があるコンピュータシステムのメモ
リシステムとして使用した脇付にも効果的である。
ードで使用出来るのでマルチタスク、マルチプロセス、
マルチユーザの用途があるコンピュータシステムのメモ
リシステムとして使用した脇付にも効果的である。
又、上記のνりでは６４ＫＢ工ＴＤＲＡＭ７ａ／用いた
ため２５６アドレスが、ページモードとして高速にアク
セス出来る範囲であったか２５６ ＫＢＩＴ以上のＤＲ
ＡＭＹ用いれば、アクセス出来る範囲が更に広がり効果
が増す。
ため２５６アドレスが、ページモードとして高速にアク
セス出来る範囲であったか２５６ ＫＢＩＴ以上のＤＲ
ＡＭＹ用いれば、アクセス出来る範囲が更に広がり効果
が増す。
又、本文ではＤＲＡＭ’Ｙ中心に説明したがアドレスヶ
マルチプレクスした構成のスタティックＲＡＭ。
マルチプレクスした構成のスタティックＲＡＭ。
ＲＯＭ等でページモートン備えているメモリに河して１
川登のシステムが構築できることは言うまでもない。
川登のシステムが構築できることは言うまでもない。
第１図は、メモリのランダムアクセスモードのグイムチ
ヤード、花２図はページモードのタイムチャートである
。 。４６図は本４Ｇ明のブロック線図である。 ぶ４凶は、本発明のメモリシステムのタイムチャートで
ある。 第５Ｌ囚は、不発明で使用した補助メモリの内容である
。この内容の列アドレス２日は、Ｖビット２７か１の［
「ザのみ有効である。 ５・・・補助メモリ ６・・・コンパレータ７・・・
バンクセレクタ ８・・・セレクタ９・・・タイミング
コントローラ １０・・・データ １１ ａ 〜１１ｈ−＝ＤＲＡＭ七ジコール１２・・・
ＤＲＡＭ １６・・・ＲＡＭアドレス１７・・・Ｒ
ＡＳ １Ｂ・・・０ＡＩ３１９・・・ＷＫ２０・・・
工（工Ｔ ２１・・・Ｌｏ ２２・・・ＭσＸ信号２１ａ 〜２
３ｈ・−）３Ｓａ ２４・・・０ＬＯＣＫ ２４＆ ・ ０ＬＫ ２６・・・ＲＴｔＦｏ 以上
ヤード、花２図はページモードのタイムチャートである
。 。４６図は本４Ｇ明のブロック線図である。 ぶ４凶は、本発明のメモリシステムのタイムチャートで
ある。 第５Ｌ囚は、不発明で使用した補助メモリの内容である
。この内容の列アドレス２日は、Ｖビット２７か１の［
「ザのみ有効である。 ５・・・補助メモリ ６・・・コンパレータ７・・・
バンクセレクタ ８・・・セレクタ９・・・タイミング
コントローラ １０・・・データ １１ ａ 〜１１ｈ−＝ＤＲＡＭ七ジコール１２・・・
ＤＲＡＭ １６・・・ＲＡＭアドレス１７・・・Ｒ
ＡＳ １Ｂ・・・０ＡＩ３１９・・・ＷＫ２０・・・
工（工Ｔ ２１・・・Ｌｏ ２２・・・ＭσＸ信号２１ａ 〜２
３ｈ・−）３Ｓａ ２４・・・０ＬＯＣＫ ２４＆ ・ ０ＬＫ ２６・・・ＲＴｔＦｏ 以上
Claims (1)
- アドレス、Ｒ／Ｗ信号、ＳＥＬ信号、ＡＣＫ信号やデ
ータなどを外部インターフェイスを通して、メモリーに
アクセスを行う高速メモリーシステムにおいて、アドレ
スの上位でマッピングされた補助メモリーにあらかじめ
各メモリバンクの最後にアクセスされた列アドレスを記
憶して、列アドレスに対応する部分が補助メモリーの記
憶内容と一致した場合に、ＤＲＡＭがページモードで動
作するようにしたことを特徴とする高速メモリシステム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163379A JPS6142793A (ja) | 1984-08-02 | 1984-08-02 | 高速メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163379A JPS6142793A (ja) | 1984-08-02 | 1984-08-02 | 高速メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142793A true JPS6142793A (ja) | 1986-03-01 |
Family
ID=15772760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163379A Pending JPS6142793A (ja) | 1984-08-02 | 1984-08-02 | 高速メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142793A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188247A (ja) * | 1987-01-30 | 1988-08-03 | Yokogawa Electric Corp | メモリ・アクセス装置 |
| JPH0223591A (ja) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ |
| US5463755A (en) * | 1991-05-15 | 1995-10-31 | International Business Machines Corporation | High-performance, multi-bank global memory card for multiprocessor systems |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
-
1984
- 1984-08-02 JP JP59163379A patent/JPS6142793A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553757A (en) * | 1978-10-17 | 1980-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188247A (ja) * | 1987-01-30 | 1988-08-03 | Yokogawa Electric Corp | メモリ・アクセス装置 |
| JPH0223591A (ja) * | 1988-05-26 | 1990-01-25 | Internatl Business Mach Corp <Ibm> | コンピユータ・システム、コンピユータ・システム中のメモリの読取方法及び転送方法、メモリ制御の方法及びメモリ・コントローラ |
| US5463755A (en) * | 1991-05-15 | 1995-10-31 | International Business Machines Corporation | High-performance, multi-bank global memory card for multiprocessor systems |
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