JPS6144340B2

JPS6144340B2 -

Info

Publication number: JPS6144340B2
Application number: JP54009479A
Authority: JP
Inventors: Kanji Kubo
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-01-30
Filing date: 1979-01-30
Publication date: 1986-10-02
Also published as: JPS55101181A

Description

【発明の詳細な説明】本発明は、データのバツフアリング機能を備え
た情報処理装置に関し、特にデータ・バツフアに
取込むデータ幅を任意に設定できる情報処理装置
に関するものである。

情報処理システムの中心的役割を果す処理装置
は、第１図に示すように、中央処理装置CPUと
主記憶装置MSとチヤネルCHより構成されてい
る。主記憶装置MSには、中央処理装置CPUおよ
びチヤネルCHで処理される情報（データおよび
プログラム）が格納される。チヤネルCHは、中
央処理装置CPUから起動されると、独立して入
出力装置IOを制御し、入出力装置IOと主記憶装
置MSの間で情報の交換を行わせる。

中央処理装置CPUの構成は機種によつて異な
るが、例えば第１図に示すように、演算制御部
EU、命令制御部IU、記憶制御部SCU、入出力処
理部IOP、およびサービス処理部SVP等に機能上
分割される。記憶制御部SCUが主記憶装置MSか
ら命令を読出すと、命令制御部IUは命令をバツ
フア記憶装置に一時蓄積した後、順次、データ・
バツフア・レジスタに取込み、演算制御部EUで
その命令を実行するための準備を行う。

この場合、中央処理装置CPUの基本的なデー
タ幅がｍであると、命令制御部IUでは一般に、
バツフア記憶装置からのデータ読出し幅はｎ×ｍ
であり、バツフア・レジスタにデータを取込むと
きの単位幅もｎ×ｍである。そして、バツフア・
レジスタの容量がｋ×ｎ×ｍのとき、バツフア記
憶装置からのデータ読出しアドレスの増加量は通
常ｎ×ｍである。例えば、バツフア・レジスタ
が、第２図に示すように、ｋ×ｎ×ｍ（３×４×
８バイト）の容量を備えているとき、バツフア記
憶装置からバツフア・レジスタに命令を取込む際
の１回の量はｎ×ｍ（４×８バイト）であり、バ
ツフア記憶装置からの読出しアドレスを決定する
アドレス増加器の増加量もｎ×ｍ（４×８バイ
ト）である。

しかし、このような従来のバツフア・レジスタ
では、すべて空いている状態、すなわちｋ×ｎ×
ｍのデータを取込むことができる状態でも、バツ
フア記憶装置からはｎ×ｍのデータをｋ回読出さ
なければ、バツフア・レジスタを満たすことがで
きない。また、バツフア・レジスタが満たされて
いる状態、すなわちｋ×ｎ×ｍのデータがすでに
バツフア・レジスタ内に取込まれている状態で、
ｊ×ｍ（１ｊ＜ｎ）のデータがバツフア・レジ
スタより読出されて処理された場合でも、ｊがｎ
に等しくなるまでは、バツフア記憶装置から次の
データの読出しを開始できない。つまり、第２図
において、３×４×８バイトのバツフア・レジス
タが満たされているとき、Ａ１の８バイト、Ａ
１，Ａ２の16バイト、あるいはＡ１〜Ａ３の24バ
イトが処理のために読出されて、そこが空きにな
つた場合でも、Ａ１〜Ａ４の32バイトがすべて読
出されるまでは、バツフア・レジスタにデータを
取込むことはできない。これは、第２図における
Ｂ１〜Ｂ４およびＣ１〜Ｃ４の各データについて
も同じである。

このように、データのバツフアリング動作で
は、バツフア記憶装置からのデータの読出し幅を
大きくしたい要求と、データの読出し幅を小さく
したい要求とが共存しており、これらは互いに相
反するものである。

本発明の目的は、このような問題を解決し、バ
ツフア記憶装置からデータを読出す場合、データ
幅についての相反する要求を両立させ、バツフ
ア・レジスタに取込むデータ幅を任意に設定する
ことにより、バツフア・レジスタのバツフアリン
グ効率を向上させることにある。

本発明においては、データをバツフア・レジス
タに取込む際のデータ幅と、バツフア記憶装置か
らの読出しアドレスの増加量を可変にし、バツフ
ア・レジスタの空き量を検出してアドレス増加器
にフイードバツクし、それによりアドレス増加量
を決定することによつて前記目的を達成してい
る。

以下、本発明の実施例を、図面により説明す
る。

第３図は、本発明によるバツフア装置の概略ブ
ロツク図である。

本発明では、第３図に示すように、バツフア記
憶装置BMを偶数BM・Ｅと奇数BM・Ｏの２つに
分割する。命令アドレス・レジスタIARの内容
は、アドレス増加器AIにより増加され、アドレ
ス・ラツチALを径由して更新される。アドレス
の増加量は、命令アドレス制御部IACにより指定
される。命令アドレス・レジスタIARのアドレス
は、一方のバツフア記憶部BM・Ｅをアクセスし
て、データを命令バツフア・レジスタIBR・Ａに
読出すと同時に、アドレス増加器ADにより増加
された後、他方のバツフア記憶部BM・Ｏをアク
セスして、データを命令バツフア・レジスタ
IBR・Ｂに読出す。増加の指示は、論理アドレス
制御部LACが行う。命令バツフア・レジスタ
IBR・Ａ，IBR・Ｂの内容は、ポインタPTの制御
により切出され、レジスタREGに取込まれる。
なお、増加器ADの増加量は、バツフア記憶装置
BM・ＥまたはBM・Ｏから一度に読出されるデ
ータの幅に等しい。また、アドレス増加器AIの
増加量は、増加器ADの増加量に等しいか、ある
いはその倍数に等しい。

命令バツフア・レジスタIBR・ＡとIBR・Ｂが
ともに空きの場合、アドレス・レジスタIARのア
ドレスが示すデータをバツフア記憶装置BM・Ｅ
とBM・Ｏより同時に読出して、バツフア・レジ
スタIBR・ＡとIBR・Ｂに同時に取込むことがで
きる。また、命令バツフア・レジスタIBR・Ａま
たはIBR・Ｂの一方が空きの場合、アドレス・レ
ジスタIARのアドレスが示すデータをバツフア記
憶装置BM・ＥあるいはBM・Ｏの一方から読出
してバツフア・レジスタIBR・ＡあるいはIBR・
Ｂの一方に取込むことができる。バツフア・レジ
スタIBR・Ａ，IBR・Ｂの空き状態は、命令バツ
フア制御部IBCが検知して、命令アドレス制御部
IACに通知することにより、アドレス増加器AIの
増加量が決定される。

第４図は、第３図の詳細なブロツク構成図であ
る。

第４図では、一度のデータ読出し動作により読
出せるデータの最大幅がｎ×ｍ（２×８バイト）
であるバツフア記憶部６，７と、８バイトまたは
16バイトのデータ幅でデータを取込むことができ
る命令バツフア・レジスタ６７，６８，７３，７
４および１６７，１６８，１７３，１７４と、８
バイトまたは16バイトの値で命令読出しアドレス
を増加できる命令アドレス増加器６１および１６
１とを備えた場合を例にとり説明する。

最初の命令読出しの起動が、演算制御部EUか
ら制御線１を介して指示されると、これにより命
令ストリーム制御部２が命令読出しの初期値設定
動作を開始する。

第４図では、２つのストリームが使用されてお
り、最初５１〜８５の回路を有するＡストリーム
が動作し、命令レジスタ１８に分岐命令あるいは
分岐可能な実行命令がセツトされた場合に、１５
１〜１８５の回路を有するＢストリームが動作す
る。

命令ストリーム制御部２は、制御線５１を介し
た命令アドレス・レジスタ５２と命令切出しポイ
ンタ５３に、データ線３から送られて来た命令読
出し開始アドレスを設定する。例えば、バツフア
記憶部６，７のブロツクが第５図ａに示すよう
に、64バイトである場合、最初の８バイト・
（０）から最後の８バイト（７）までのどの８バ
イトからアドレスが開始されるかを設定する。

さらに、制御線５１によつて命令アドレス制御
部５４が起動される。命令アドレス制御部５４
は、これにより命令読出しリクエスト信号を制御
線５５を介して論理アドレス制御部４に送出す
る。

論理アドレス制御部４は、優先順位の高い他の
リクエストを受けていないときには、これを受付
けて命令読出しアクセプト信号を制御線５６を介
して命令アドレス制御部５４に返送する。このア
クセプト信号がセツトされることにより、命令ア
ドレス・レジスタ５２の内容がデータ線５７を介
して論理アドレス・レジスタ５に転送され、一定
時間後に命令アドレス制御部５４から制御線５８
をセツトすることにより、命令アドレス・ラツチ
５９の内容がデータ線６０を介して命令アドレ
ス・レジスタ５２に移される。命令アドレス・ラ
ツチ５９には、命令アドレス・レジスタ５２の内
容を命令アドレス増加器６１により増加した値が
セツトされる。この増加量は、命令アドレス制御
部５４が決定し、アドレスを８バイト増加すると
きには制御線６２をセツトし、16バイト増加する
ときには制御線６３をセツトする。これは、命令
バツフア制御部６９が命令バツフア・レジスタ６
７，６８の空き状態を検出して、制御線６４，６
５により命令アドレス制御部５４に通知する。そ
して、アドレス増加量は、制御線６４，６５およ
びデータ線６６にもとづいて決定される。制御線
６４は命令バツフア・レジスタ６７が空き状態の
とき、また制御線６５は命令バツフア・レジスタ
６８が空き状態のとき、それぞれ命令バツフア制
御部６９が検出してセツトする。また、データ線
６６は、命令アドレス・レジスタ５２の下位３ビ
ツト（3.2〜3.4）の内容を示す。

命令アドレス・レジスタ５２には、第５図ｂに
示すように、ビツト0.0（第０バイトの第０ビツ
ト）〜3.7の32ビツトの命令アドレス等がセツト
されるが、第３バイトにおけるビツト２，３，４
はバツフア記憶部６，７のブロツク中の８バイ
ト・アドレス、つまり第５図ａに示す64バイト中
のどの８バイトかを指示し、ビツト５，６，７は
その８バト中のバイト内アドレスを指示する表示
ビツトである。

例えば、下位３ビツト（3.2〜3.4）がすべて
「１」のときには、命令アドレスが、バツフア記
憶部６および７の１単位である64バイト中の最後
の８バイトを指示していることを表わす。この場
合、一度のバツフア記憶部アクセスにより８バイ
トしか読出すことができない。

命令アドレス制御部５４は、制御線６４，６５
がともにセツトされており、しかもデータ線６６
の３ビツトすべてが「１」でないときには、一度
のバツフア記憶部アクセスにより16バイトを読出
すことができるので、制御線６３をセツトして命
令アドレスを16バイト増加させる。

一方、制御線６４，６５の片方のみがセツトさ
れているか、あるいはデータ線６６の３ビツト
（3.2〜3.4）がすべて「１」のときは、制御線６
２をセツトして命令アドレスを８バイト増加させ
る。

制御線６２，６３は、命令バツフア制御部６９
にも接続されており（図示省略）、バツフア記憶
部６，７より読出すことができる有効な命令デー
タ幅を通知する。

命令アドレス制御部５４が発行した命令読出し
リクエスト信号が論理アドレス制御部４により受
付けられると、論理アドレス・レジスタ５にセツ
トされた論理アドレスによりアドレス変換装置８
とバツフア索引装置９が参照される。アドレス変
換装置８には論理アドレスに対する実アドレスが
登録されており、またバツフア索引装置９にその
実アドレスが登録されていれば、直ちに論理アド
レスで指定したデータをバツフア記憶部６，７よ
り読出すことができる。

バツフア記憶装置は、第５図ａのＥで示す偶数
８バイト・データを記憶するバツフア記憶部６
と、Ｏで示す奇数８バイト・データを記憶するバ
ツフア記憶部７から構成され、それぞれ１回のア
クセスで８バイトのデータを読出すことができ
る。

バツフア記憶装置の読出しアドレスは、アドレ
ス変換装置８の出力とバツフア索引装置９の出力
により作成され、バツフア・アドレス・レジスタ
Ｅ１０の上位とバツフア・アドレス・レジスタＯ
１１の上位にセツトされる。バツフア・アドレ
ス・レジスタＥ１０およびバツフア・アドレス・
レジスタＯ１１の上位アドレスは、ブロツク（64
バイト）のアドレスを示す。一方、バツフア・ア
ドレス・レジスタＥ１０およびバツフア・アドレ
ス・レジスタＯ１１の下位アドレス３ビツトは、
ブロツク内の８バイト・データのアドレスを示
す。すなわち、第５図ａに示す１ブロツク（64バ
イト）が格納されているアドレスがバツフア・ア
ドレス・レジスタ１０，１１の上位にセツトさ
れ、第５図ｂに示す論理アドレス・レジスタ５の
下位３ビツト（3.2〜3.4）がそのまま、あるいは
演算処理されてバツフア・アドレス・レジスタ１
０，１１の下位にセツトされる。

論理アドレス・レジスタ５のアドレスが偶数８
バイト境界内にあるとき、論理アドレス・レジス
タ５のビツト（3.2〜3.4）は、増減器Ｅ１２でプ
ラス０されてバツフア・アドレス・レジスタＥ１
０の下位にセツトされるとともに、増減器Ｏ１３
でプラス８されてバツフア・アドレス・レジスタ
Ｏ１１の下位にセツトされる。すなわち、この場
合には、第５図ａに示す（０，１），（２，３），
（４，５）あるいは（６，７）の偶数８バイトＥ
で始まる16バイト・データであるため、奇数８バ
イトＯのアドレスにプラス８する。したがつて、
バツフア記憶Ｅ６からは論理アドレス・レジスタ
５で指定された命令データの前半８バイトが読出
され、バツフア記憶部Ｏ７からは後半８バイトが
読出される。

逆に、論理アドレス・レジスタ５のアドレス
が、奇数８バイト境界内にあるとき、論理アドレ
ス・レジスタ５のビツト（3.2〜3.4）は、増減器
Ｅ１２でプラス８されて、バツフア・アドレス・
レジスタＥ１０の下位にセツトされるとともに、
増減器Ｏ１３でプラス０されてバツフア・アドレ
ス・レジスタＯ１１の下位にセツトされる。この
ときには、バツフア記憶部Ｅ６からは論理アドレ
ス・レジスタ５で指定された命令データの後半８
バイトが読出され、バツフア記憶部Ｏ７からは前
半８バイトが読出される。

増減器１２，１３の制御は、論理アドレス制御
部４が制御線５５を介して命令読出しリクエスト
信号を受付けたとき、制御線１４を用いて行われ
る。また、論理アドレス制御部４が命令読出しリ
クエスト信号を受付けると、制御線５６を介して
命令読出しアクセプト信号を命令アドレス制御部
５４に返送すると同時に、バツフア制御部１５を
起動する。バツフア制御部１５は、アドレス変換
装置８に論理アドレスに対応する実アドレスが登
録されていることを示す制御線１６と、実アドレ
スがバツフア索引装置９に登録されていることを
示す制御線１７とにより、バツフア記憶部６，７
より読出した命令データの有効性を判断し、有効
であれば命令読出しアドレス信号を制御線７０を
介して命令バツフア制御部６９に送出する。命令
バツフア制御部６９は、命令アドレスの増加量を
表わす制御線６２，６３からの情報を記憶してお
り、これに命令読出しアドバンス信号を付加して
命令バツフア・レジスタ６７の入力指示信号と命
令バツフア・レジスタ６８の入力指示信号とを作
成し、制御線７１，７２に送出する。すなわち、
命令読出しアドバンス信号がセツトされており、
制御線６２が「１」であれば、命令バツフア・レ
ジスタ６７または６８のいずれか空き状態の方の
入力を指示する。なお、命令バツフア・レジスタ
６７と６８の空き状態は、命令バツフア制御部６
９が管理し、記憶している。

一方、制御線６３が「１」であれば、命令バツ
フア・レジスタ６７と６８の両方の入力を指示す
る。

命令バツフア・レジスタ６７または６８のいず
れかに命令データがセツトされており、命令バツ
フア・レジスタ７３または７４のいずれかが空き
状態のとき、制御線７５，７６，７７，７８のう
ちの必要なもののみが命令バツフア制御部６９に
よりセツトされて、命令データを移動させる。こ
の場合、命令バツフア・レジスタ７３と７４の内
容は、連続した16バイトの命令データと看做され
て、選択回路７９により２バイト単位で切出され
る。

選択回路７９の動作は、命令切出しポインタ５
３により制御される。命令切出しポインタ５３
は、命令ストリーム制御部２から読出し開始アド
レス情報を受取つており、次に解読すべき命令の
位置を記憶している。そして、切出した命令が命
令レジスタ１８に入力され、その命令の解読が完
了すると、次の命令を取込むため命令長に対応し
てポインタを歩進させる。すなわち、命令長が２
バイトのときはポインタを１だけ歩進させ、命令
長が４バイトのときはポインタを２だけ歩進さ
せ、また命令長が６バイトのときは命令の解読を
２回に分けて行うので、最初にポインタを１だけ
歩進させた後、次にポインタを２だけ歩進させる
ことになる。

命令の解読が終了すると、命令解読制御部１９
が制御線８０を介して命令解読終了信号を送出
し、命令切出しポインタ５３に対して、命令レジ
スタ１８への入力動作と命令切出しポインタの歩
進を指示する。

歩進の値は、命令解読器２０からの出力と命令
解読制御部１９の状態により決定され、制御線８
１または８２によつて命令切出しポインタ増加器
８３が制御される。命令切出しポインタ増加器の
出力ラツチ８４の値、制御線８０の命令解読終了
信号、および制御線８１，８２の内容は、命令バ
ツフア制御部６９にも送出される。命令バツフア
制御部６９は、これらの信号により命令バツフ
ア・レジスタ７３および７４の空き状態を検出す
ることができる。つまり、命令切出しポインタ５
３の指示する位置が命令バツフア・レジスタ７３
から７４に移動した場合には、命令バツフア・レ
ジスタ７３が空き状態になつたものと看做し、命
令バツフア・レジスタ７４から７３に移動した場
合には、命令バツフア・レジスタ７４が空き状態
になつたものと看做する。

命令レジスタ１８に分岐可能な実行命令あるい
は分岐命令がセツトされた場合は、Ｂストリーム
の命令読出し動作が開始され、第４図の１５１〜
１８５で示される回路、データ線、制御線が起動
される。Ｂストリームの動作は、前述のＡストリ
ームにおける５１〜８５で示される回路、データ
線、制御線の動作と全く同一であるため、説明を
省略する。

以上説明したように、本発明によれば、命令バ
ツフア・レジスタの空き状態を検出して、それを
読出しアドレス増加器にフイード・バツクするこ
とにより、バツフア記憶部から読出すデータ幅を
可変にし、かつ連続して読出すことができるの
で、データ・バツフア・レジスタのバツフアリン
グ効率を向上させることができる。

なお、実施例においては、命令制御部IUのバ
ツフア記憶装置からバツフア・レジスタに命令デ
ータを読出す場合について説明したが、本発明は
これに限定されることなく、一般の記憶装置から
バツフア装置にデータを読出す場合に適用するこ
とができる。

【図面の簡単な説明】

第１図は情報処理システムの概略ブロツク図、
第２図はバツフア・レジスタの構成例を示す図、
第３図は本発明のバツフア装置の概略ブロツク
図、第４図は本発明の一実施例を示す情報処理装
置のブロツク図、第５図は第４図の動作説明図で
ある。 IU：命令制御部、EU：演算制御部、SCU：記
憶制御部、IOP：入出力処理部、SVP：サービス
処理部、CH：チヤネル装置、MS：主記憶装置、
IAR：命令アドレス・レジスタ、AI：アドレス増
加器、AL：アドレス・ラツチ、IAC：命令アド
レス制御部、IBR・Ａ，IBR・Ｂ：命令バツフ
ア・レジスタ、AD：増加器、BM・Ｅ，BM・
Ｏ：バツフア記憶部、REG：命令レジスタ、
PT：ポインタ、IBC：命令バツフア制御部、
LAC：論理アドレス制御部、１：制御線、２：
命令ストリーム制御部、３：データ線、４：論理
アドレス制御部、５：論理アドレス・レジスタ、
６，７：バツフア記憶部（Ｅ，Ｏ）、８：アドレ
ス変換装置、９：バツフア索引装置、１０，１
１：バツフア・アドレス・レジスタ（Ｅ，Ｏ）、
１２，１３：増減器（Ｅ，Ｏ）、１５：バツフア
制御部、１８：命令レジスタ、１９：命令解除制
御部、２０：命令解読器、５２，１５２：命令ア
ドレス・レジスタ（Ａ，Ｂ）、５３，１５３：命
令切出しポインタ（Ａ，Ｂ）、５４，１５４：命
令アドレス制御部（Ａ，Ｂ）、５９，１５９：命
令アドレス・ラツチ（Ａ，Ｂ）、６１，１６１：
命令アドレス増加器（Ａ，Ｂ）、６７，６８，７
３，７４，１６７，１６８，１７３，１７４：命
令バツフア・レジスタ（Ａ０〜Ａ３，Ｂ０〜Ｂ
３）、６９，１６９：命令バツフア制御部（Ａ，
Ｂ）、７９，１７９：選択回路（Ａ，Ｂ）、８３，
１８３：命令切出しポインタ増加器（Ａ，Ｂ）、
８４，１８４：命令切出しポインタ増加器の出力
ラツチ（Ａ，Ｂ）。

Claims

【特許請求の範囲】

１データバツフアリング機能を有する情報処理
装置において、最大読出し幅がｎ×ｍバイトのバ
ツフア記憶手段と、該バツフア記憶手段からの読
出しアドレスの増加量が可変のアドレス増加器
と、該バツフア記憶手段から読出されたデータを
格納するバツフア・レジスタの空き量を検出し
て、該空き量を上記アドレス増加器にフイードバ
ツクする手段とを有し、上記バツフア・レジスタ
の空き状態に応じて、ｎ×ｌ（ｌは１〜ｍ）バイ
トのデータ幅の読出しを一度に行うように選択す
ることを特徴とする情報処理装置。