JPS6144461A - ヘテロ接合トランジスタの製造方法 - Google Patents
ヘテロ接合トランジスタの製造方法Info
- Publication number
- JPS6144461A JPS6144461A JP59166174A JP16617484A JPS6144461A JP S6144461 A JPS6144461 A JP S6144461A JP 59166174 A JP59166174 A JP 59166174A JP 16617484 A JP16617484 A JP 16617484A JP S6144461 A JPS6144461 A JP S6144461A
- Authority
- JP
- Japan
- Prior art keywords
- base
- emitter
- manufacturing
- heterojunction transistor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はへテロ接合トランジスタの製造方法］こ関する
ものである。
ものである。
従来例の構成とその問題点
ＧａＡｓヘテロ接合バイポーラトランジスタは高い注入
効率を有し、高性能が期待出来るところから近年急速に
研究が進んできた。
効率を有し、高性能が期待出来るところから近年急速に
研究が進んできた。
以下、図面を参照しながら、上述した従来のＧａＡｓヘ
テロ接合バイポーラトランジスタについて説明を行う。
テロ接合バイポーラトランジスタについて説明を行う。
第１図は従来のマイクロ波用ＧａＡｓヘテロ接合トラン
ジスタの断面を示すものである。
ジスタの断面を示すものである。
第１図（ζおいて、（１）はコレクタ電極、（２）はｎ
ＧａＡｓ基板、（３）はｎ−Ｇ１Ａｓ層からなるコレ
クタ、＋４Ｊは ・ｐ ・ＧａＡｓ層からなるベース、
（５］はｎ −Ａ！ＸＧａ、、Ａｇ層からなるエミッタ
、（６）はベース電極、（１）はエミッタ電極である。
ＧａＡｓ基板、（３）はｎ−Ｇ１Ａｓ層からなるコレ
クタ、＋４Ｊは ・ｐ ・ＧａＡｓ層からなるベース、
（５］はｎ −Ａ！ＸＧａ、、Ａｇ層からなるエミッタ
、（６）はベース電極、（１）はエミッタ電極である。
上記のように構成されたＧａＡｓヘテロ接合トランジス
タについて、以下その説明をする。ｎ −ＡｉｘＧ ａ
ｌ −Ｘ Ａｓ 暦のエミッタ（５）とのｐ−ＧａＡ
ｇ層のベース（４）はバンドギャップに差があり、特に
ｐ−ＧａＡｓ層のベース（４」のバレンスパントエツジ
Ｅｖはｎ−ＡＩＩｘＧａ、−ｘＡｓ層のエミッタ（５）
より約０．０６ｅｌ／低い。したがって、 ｐ−ＧａＡ
ｇ層のベース（４）からｎ °ＡｇＧａ、Ａｓ層のエミ
ッタ（５）へ注入されるホールはホモ接合トランジスタ
より低くなり、注入効率が大きくなる。
タについて、以下その説明をする。ｎ −ＡｉｘＧ ａ
ｌ −Ｘ Ａｓ 暦のエミッタ（５）とのｐ−ＧａＡ
ｇ層のベース（４）はバンドギャップに差があり、特に
ｐ−ＧａＡｓ層のベース（４」のバレンスパントエツジ
Ｅｖはｎ−ＡＩＩｘＧａ、−ｘＡｓ層のエミッタ（５）
より約０．０６ｅｌ／低い。したがって、 ｐ−ＧａＡ
ｇ層のベース（４）からｎ °ＡｇＧａ、Ａｓ層のエミ
ッタ（５）へ注入されるホールはホモ接合トランジスタ
より低くなり、注入効率が大きくなる。
その結果電流増幅率も大きくとれる。注入効率が高いの
で、ベース（４］のｐ濃度はホモ接合トランジスタより
高く出来、ベース抵抗が減少して’ｍａｘが向上する。
で、ベース（４］のｐ濃度はホモ接合トランジスタより
高く出来、ベース抵抗が減少して’ｍａｘが向上する。
しかしながら、上記のような構成のトランジスタでは、
ベース１！Ｌ極（６）と、エミッタベース接合間に、マ
スク合わせ金裕分の間隔が生じる。ペース厚さは０１μ
ｍ以下であり、この間の抵抗は大きい。
ベース１！Ｌ極（６）と、エミッタベース接合間に、マ
スク合わせ金裕分の間隔が生じる。ペース厚さは０１μ
ｍ以下であり、この間の抵抗は大きい。
この抵抗「、は次式を通して’ｍａｘを低下させる。
ｆ ｗａ １／（ｌｒｒ Ｃｒ ）
ｍａｘ ｂ ｃ ｅｃＣ６
：コレクタ接合容量 ’ｅｃ ’エミッタコレクタ遅延時間 発明の目的 本発明は、上記欠点に鑑み、ベース寄生抵抗を低減出来
るヘテロ接合トランジスタの製造方法を提供するもので
ある。
ｍａｘ ｂ ｃ ｅｃＣ６
：コレクタ接合容量 ’ｅｃ ’エミッタコレクタ遅延時間 発明の目的 本発明は、上記欠点に鑑み、ベース寄生抵抗を低減出来
るヘテロ接合トランジスタの製造方法を提供するもので
ある。
発明の構成
この目的を達成するために１本発明のへテロ接合トラン
ジスタの製造方法は、エミッタベース接合：こ対してベ
ースｗｔ極をセルフアラインメントに形成するように構
成したものであり、この構成によってベース電極とエミ
ッタベース接合の間隔、がセルフアラインメントで決定
され、寄生ベース抵抗は極めて低減出来るものである。
ジスタの製造方法は、エミッタベース接合：こ対してベ
ースｗｔ極をセルフアラインメントに形成するように構
成したものであり、この構成によってベース電極とエミ
ッタベース接合の間隔、がセルフアラインメントで決定
され、寄生ベース抵抗は極めて低減出来るものである。
実施例の説明
以下本発明の一実施例について１図面を参照しながら説
明する。第２図は本発明の一実施例１こおけるヘテロ接
合トランジスタの断面を示す。第２図において、（８）
はオーミック電極、（９）はＳｉＯ２膜であり、その他
は第１図と同様である。
明する。第２図は本発明の一実施例１こおけるヘテロ接
合トランジスタの断面を示す。第２図において、（８）
はオーミック電極、（９）はＳｉＯ２膜であり、その他
は第１図と同様である。
このへテロ接合トランジスタの製造方法について、以下
その説明をする。まず、 ｎ”ＧａＡｓ基板（２）上に
ＭＢＥで順次エピタキシャル成長する。トランジスタ定
義のメサエッチング襖、エミッタパターンをつけ、選択
エツチング法にてエミッタ（５）となるｎ−ＡｎＸｃａ
、−、ＡＪをベース（４」となるｐ・ＧａＡｓ層まで除
去する。この後、エミッタ（５）上のレジストを残した
ままＡｕＺｎを蒸着し、リフトオフでエミッタ部分のＡ
ｕＺｎのみ除去する。以上の工程でベース電極（６）は
エミッタベース接合に対して、セルフアラインメントで
形成されたことになり、寄生ベース抵抗ｒ、は極めて低
減する。この後に５ｉＯＪ＋９１を成長した後、エミッ
タ［極（７）とベースのオーミック電極（８）をリフト
オフで形成する。
その説明をする。まず、 ｎ”ＧａＡｓ基板（２）上に
ＭＢＥで順次エピタキシャル成長する。トランジスタ定
義のメサエッチング襖、エミッタパターンをつけ、選択
エツチング法にてエミッタ（５）となるｎ−ＡｎＸｃａ
、−、ＡＪをベース（４」となるｐ・ＧａＡｓ層まで除
去する。この後、エミッタ（５）上のレジストを残した
ままＡｕＺｎを蒸着し、リフトオフでエミッタ部分のＡ
ｕＺｎのみ除去する。以上の工程でベース電極（６）は
エミッタベース接合に対して、セルフアラインメントで
形成されたことになり、寄生ベース抵抗ｒ、は極めて低
減する。この後に５ｉＯＪ＋９１を成長した後、エミッ
タ［極（７）とベースのオーミック電極（８）をリフト
オフで形成する。
このよう１こベース電極とエミッタベース接合の間隔が
セルフアラインメントで決定され、寄生ベース抵抗ｒ、
を著しく低減することが出来る。
セルフアラインメントで決定され、寄生ベース抵抗ｒ、
を著しく低減することが出来る。
発明の効果
以上のように本発明１こよれば、セルフアラインメント
でベースＩ！極を形成することにより寄生ベース抵抗を
低減出来、したがって’ｍａｘが向上するという効果が
得られる。
でベースＩ！極を形成することにより寄生ベース抵抗を
低減出来、したがって’ｍａｘが向上するという効果が
得られる。
第１因は従来のＧａＡｓヘテロ接合バイポーラトランジ
スタの断面図、第２図は本発明のへテロ接合トランジス
タの断面図である。
スタの断面図、第２図は本発明のへテロ接合トランジス
タの断面図である。
Claims (1)
- １、エミッタベース接合に対してベース電極をセルフア
ラインメントに形成するヘテロ接合トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166174A JPS6144461A (ja) | 1984-08-08 | 1984-08-08 | ヘテロ接合トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166174A JPS6144461A (ja) | 1984-08-08 | 1984-08-08 | ヘテロ接合トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144461A true JPS6144461A (ja) | 1986-03-04 |
Family
ID=15826444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166174A Pending JPS6144461A (ja) | 1984-08-08 | 1984-08-08 | ヘテロ接合トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6144461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447325U (ja) * | 1987-09-17 | 1989-03-23 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870483A (ja) * | 1971-12-20 | 1973-09-25 | ||
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 |
-
1984
- 1984-08-08 JP JP59166174A patent/JPS6144461A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870483A (ja) * | 1971-12-20 | 1973-09-25 | ||
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447325U (ja) * | 1987-09-17 | 1989-03-23 |
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