JPS6145264B2 - - Google Patents
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- Publication number
- JPS6145264B2 JPS6145264B2 JP11052381A JP11052381A JPS6145264B2 JP S6145264 B2 JPS6145264 B2 JP S6145264B2 JP 11052381 A JP11052381 A JP 11052381A JP 11052381 A JP11052381 A JP 11052381A JP S6145264 B2 JPS6145264 B2 JP S6145264B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- control
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はアドレス制御装置に関するものであ
る。デイジタル計算機の技術の進歩にともない、
デイジタル信号処理の高速化がよく間題にされ
る。このデイジタル信号処理において、被素数計
算は不可欠なものである。一例をあげると下記の
ような計算が頻繁に使用される。
る。デイジタル計算機の技術の進歩にともない、
デイジタル信号処理の高速化がよく間題にされ
る。このデイジタル信号処理において、被素数計
算は不可欠なものである。一例をあげると下記の
ような計算が頻繁に使用される。
｛（x0＋ix1）＋y0＋iy0）｝×（w0＋iw1）
ｉ＝√−１ (1)
複素数計算ができないコンピユータやマイクロ
コンピユータにおいては、上式の計算は、下記の
ように実数部、虚数部に分けて計算を行なる。
コンピユータにおいては、上式の計算は、下記の
ように実数部、虚数部に分けて計算を行なる。
実数部 x0w0−x1w1＋y0w0−y1w1
虚数部 x0w1＋x1w0＋y0w1＋y1w0 (2)
この計算に使用するデータはメモリに格納され
ているものとする。この時、w0，w1について考
える。メモリ上でw1はw0の隣に格納されている
とする。前記(2)式の計算を順次行なつていくと、
アドレスの値の増減は、w0のアドレスが初めに
設定されていると、＋１，−１，＋１，０，−１，＋
１，−１と変化する。
ているものとする。この時、w0，w1について考
える。メモリ上でw1はw0の隣に格納されている
とする。前記(2)式の計算を順次行なつていくと、
アドレスの値の増減は、w0のアドレスが初めに
設定されていると、＋１，−１，＋１，０，−１，＋
１，−１と変化する。
上記のアドレス操作をしながら演算を行なう場
合、従来のマイクロプロセツサでは、直接アドレ
スレジスタの増減命令を行なわなければならない
ため、第１図に示したフローグラフの手順を必要
とする。第１図から明らかなようにアドレスの値
のインクメント及びデクリメントにかなりの命令
ステツプ数を必要とし、処理速度の低下の一因と
なつている。上記のことは、高速処理が要求され
るデイジタル信号処理にとつて大きな障害であ
る。
合、従来のマイクロプロセツサでは、直接アドレ
スレジスタの増減命令を行なわなければならない
ため、第１図に示したフローグラフの手順を必要
とする。第１図から明らかなようにアドレスの値
のインクメント及びデクリメントにかなりの命令
ステツプ数を必要とし、処理速度の低下の一因と
なつている。上記のことは、高速処理が要求され
るデイジタル信号処理にとつて大きな障害であ
る。
本発明は、前記の原因を除くことを目的とし、
マイクロプロセツサに処理速度を向上させる機能
をもたせたものである。
マイクロプロセツサに処理速度を向上させる機能
をもたせたものである。
本発明では第１図のような従来のマイクロプロ
セツサの手順に対して、演算命令にアドレスレジ
スタの増減が同時に実行可能にして第２図のよう
な操作手順で、前記の計算が実現できるようにし
たものである。上記の操作機能を制御レジスタ、
デコーダ等を用いて実現した。上記制御スジスタ
に必要とされるアドレスの増減命令に対する変換
データをセツトしておき、この変換データを参照
しながらアドレスレジスタの出力の値を変換する
ことを可能にしているため、処理数を減少させる
ことができる。
セツサの手順に対して、演算命令にアドレスレジ
スタの増減が同時に実行可能にして第２図のよう
な操作手順で、前記の計算が実現できるようにし
たものである。上記の操作機能を制御レジスタ、
デコーダ等を用いて実現した。上記制御スジスタ
に必要とされるアドレスの増減命令に対する変換
データをセツトしておき、この変換データを参照
しながらアドレスレジスタの出力の値を変換する
ことを可能にしているため、処理数を減少させる
ことができる。
本発明を図面を用いて説明する。
第３図は、本発明の一実施例を示したものであ
る。従来は、アドレスレジスタ１，インクリメン
タ／デクリメンタ２，及びアドレスバツフア３で
構成されていた。本発明では、上記従来の構成に
シフトレジスタ５，及び６，そして、デコーダ４
を加えたものである。また、従来のインクリメン
タ／デクリメンタ２には、そのままアドレスレジ
スタ１の情報をアドレスバツフア３に転送するス
ルーという機能を持たせる。
る。従来は、アドレスレジスタ１，インクリメン
タ／デクリメンタ２，及びアドレスバツフア３で
構成されていた。本発明では、上記従来の構成に
シフトレジスタ５，及び６，そして、デコーダ４
を加えたものである。また、従来のインクリメン
タ／デクリメンタ２には、そのままアドレスレジ
スタ１の情報をアドレスバツフア３に転送するス
ルーという機能を持たせる。
次に動作を説明する。
シフトレジスタ５，及び６にアドレスを変更す
る操作データD0，D1，……D7（D0〜D7は“０”
又は“１”），及びC0，C1，……C7（C0〜C7は
“０”又は“１”）をセツトする。上記シフトレジ
スタ５，６は演算命令の実行タイミング信号Ｔに
より、１ビツト循環シフトすると同時に、デコー
ダ４に、第４図に示したI1，I2を出力する。I1及
びI2は、D0〜D7及びC1〜C7の値をとるものとす
る。I1，I2をデコーダ４で解読し、第４図のO1，
O2，O3の制御線を使つて、アンクリメンタ／デ
クリメンタ／スルー２に＋１，−１又は０の制御
信号を送る。この制御信号に従つてインクリメン
タ／デクリメンタ／スルー２は、アドレスレジス
タ１のアドレス情報を＋１又は−１に変換する
か、このアドレス情報を変換せずにアドレスバツ
フア３に送る。上記の動作をシフトレジスタ５，
及び６を演算命令実行タイミング信号Ｔに従つ
て、連続的に行なえば、アドレスレジスタ１のア
ドレス情報は、自動的に、あらかじめセツトされ
た操作データD0，D1，……D7に従つて変換され
ることになる。例えば前記で述べた、変換操作＋
１，−１，＋１，０，−１，＋１，−１を上記変換操
作D1，D2，……D7に対応させて用いる。ただ
し、D0は０をセツトしておく、この時のW0，W1
の選ばれる順序は、W0，W1，W0，W1，W1，
W0，W1，W0となり、前記の(2)式を計算する場合
のアドレスレジスタの操作命令は、初期のアドレ
スデータであるW0のアドレスのセツトだけでよ
く、他の操作命令は必要としない。また、アドレ
スの増減命令を必要としない場合は、上記シフト
レジスタ５，及び６に“０”をセツトすれば、イ
ンクリメンタ／デクリメンタ／スルー２では常に
スルーが選ばれることになり、アドレスレジスタ
１のアドレス情報がそのままアドレスバツフア３
に転送されることになる。上記機能により、デイ
ジタル信号処理のような複素計算等、同一データ
を何度も使用する処理計算を数多く必要とする場
合、非常に操作命令ステツプ数を減らすことがで
き、処理の高速化，プログラムの簡略化が実現で
きる。
る操作データD0，D1，……D7（D0〜D7は“０”
又は“１”），及びC0，C1，……C7（C0〜C7は
“０”又は“１”）をセツトする。上記シフトレジ
スタ５，６は演算命令の実行タイミング信号Ｔに
より、１ビツト循環シフトすると同時に、デコー
ダ４に、第４図に示したI1，I2を出力する。I1及
びI2は、D0〜D7及びC1〜C7の値をとるものとす
る。I1，I2をデコーダ４で解読し、第４図のO1，
O2，O3の制御線を使つて、アンクリメンタ／デ
クリメンタ／スルー２に＋１，−１又は０の制御
信号を送る。この制御信号に従つてインクリメン
タ／デクリメンタ／スルー２は、アドレスレジス
タ１のアドレス情報を＋１又は−１に変換する
か、このアドレス情報を変換せずにアドレスバツ
フア３に送る。上記の動作をシフトレジスタ５，
及び６を演算命令実行タイミング信号Ｔに従つ
て、連続的に行なえば、アドレスレジスタ１のア
ドレス情報は、自動的に、あらかじめセツトされ
た操作データD0，D1，……D7に従つて変換され
ることになる。例えば前記で述べた、変換操作＋
１，−１，＋１，０，−１，＋１，−１を上記変換操
作D1，D2，……D7に対応させて用いる。ただ
し、D0は０をセツトしておく、この時のW0，W1
の選ばれる順序は、W0，W1，W0，W1，W1，
W0，W1，W0となり、前記の(2)式を計算する場合
のアドレスレジスタの操作命令は、初期のアドレ
スデータであるW0のアドレスのセツトだけでよ
く、他の操作命令は必要としない。また、アドレ
スの増減命令を必要としない場合は、上記シフト
レジスタ５，及び６に“０”をセツトすれば、イ
ンクリメンタ／デクリメンタ／スルー２では常に
スルーが選ばれることになり、アドレスレジスタ
１のアドレス情報がそのままアドレスバツフア３
に転送されることになる。上記機能により、デイ
ジタル信号処理のような複素計算等、同一データ
を何度も使用する処理計算を数多く必要とする場
合、非常に操作命令ステツプ数を減らすことがで
き、処理の高速化，プログラムの簡略化が実現で
きる。
第１図は、従来の方法による操作手順を示した
フロー図であり、第２図は本発明による操作手順
のフロー図である。第３図は本発明の一実施例を
示したブロツク図、第４図は、本発明の動作を説
明するためのブロツク図である。 １……アドレスレジスタ、２……インクリメン
タ／デクリメンタ／スルー、３……アドレスバツ
フア、４……デコーダ、５，６……シフトレジス
タ、Ｔ……演算命令実行タイミング信号、I1，I2
……操作信号、O1，O2，O3……制御信号。
フロー図であり、第２図は本発明による操作手順
のフロー図である。第３図は本発明の一実施例を
示したブロツク図、第４図は、本発明の動作を説
明するためのブロツク図である。 １……アドレスレジスタ、２……インクリメン
タ／デクリメンタ／スルー、３……アドレスバツ
フア、４……デコーダ、５，６……シフトレジス
タ、Ｔ……演算命令実行タイミング信号、I1，I2
……操作信号、O1，O2，O3……制御信号。
Claims (1)
- １ アドレスレジスタと、前記アドレスレジスタ
に格納したアドレスデータを変換するアドレス演
算回路と、前記アドレス演算回路で演算したアド
レスデータをアドレスバスに出力するアドレスバ
ツフアで構成するアドレス制御装置において、前
記アドレス演算を指定する制御信号を発生する制
御回路と、前記制御回路の制御データを格納する
シフトレジスタとを有し、前記アドレス演算回路
の演算機能を前記シフトレジスタと前記制御回路
とによつて指定することを特徴とするアドレス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052381A JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052381A JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812054A JPS5812054A (ja) | 1983-01-24 |
| JPS6145264B2 true JPS6145264B2 (ja) | 1986-10-07 |
Family
ID=14537952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11052381A Granted JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812054A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311338A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | データメモリアドレス発生回路 |
-
1981
- 1981-07-15 JP JP11052381A patent/JPS5812054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812054A (ja) | 1983-01-24 |
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