JPS6146510A - クロツク駆動回路 - Google Patents
クロツク駆動回路Info
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- JPS6146510A JPS6146510A JP60173059A JP17305985A JPS6146510A JP S6146510 A JPS6146510 A JP S6146510A JP 60173059 A JP60173059 A JP 60173059A JP 17305985 A JP17305985 A JP 17305985A JP S6146510 A JPS6146510 A JP S6146510A
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- Japan
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- nand
- transistor
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- coupled
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000010276 construction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Control Of Stepping Motors (AREA)
- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１発明の分野］
この発明は一般に論理回路に関し、特に、高いファンア
ウト能力を備えかつ低い電力を消費する低レベルゲート
のためのクロック駆動回路に関する。
ウト能力を備えかつ低い電力を消費する低レベルゲート
のためのクロック駆動回路に関する。
［従来の技術］
従来、高いファンアウトを与えるための先行技術におけ
る回路は、より低いレベルのゲートによって必要とされ
るよりも高い電ｍ電圧（典型的には約５ボルト）を必要
とするＴＴＬ（１−ランシスタートランジスタロジック
）ドライバによって実施されていた。これらの先行技術
の駆動回路は、高い電力消費と余分の電源電圧供給線の
必要性による複雑なレイアウト設計という欠点があった
。
る回路は、より低いレベルのゲートによって必要とされ
るよりも高い電ｍ電圧（典型的には約５ボルト）を必要
とするＴＴＬ（１−ランシスタートランジスタロジック
）ドライバによって実施されていた。これらの先行技術
の駆動回路は、高い電力消費と余分の電源電圧供給線の
必要性による複雑なレイアウト設計という欠点があった
。
これらの欠点を克服するものとして、先行技術において
ゲートを多重段にカスケード接続してフ？ンアウトを増
大させるという試みが行なわれている。しかしこの技法
は、高いファンアウトを得るためのゲートの数を増大さ
せる必要があり、それにより高い電力消費と余分の配線
接続とクロ２クスキユーとが生じるので欠点を除去する
ことはできない。
ゲートを多重段にカスケード接続してフ？ンアウトを増
大させるという試みが行なわれている。しかしこの技法
は、高いファンアウトを得るためのゲートの数を増大さ
せる必要があり、それにより高い電力消費と余分の配線
接続とクロ２クスキユーとが生じるので欠点を除去する
ことはできない。
先行技術の従来のＴＴＬ駆動回路は゛先行技術”と示さ
れている第１（ａ）図において示されている。６４個の
ような高いファンアウト数を与えるために、第１（ｂ）
図に示されるように多くの段に縦続接続される多くのＮ
ＡＮＤゲートを必要とする。ＮＡＮＤゲート２の各々は
第１（ａ）図の駆動回路に従って構成されている。した
がって、６４個のファンアウトを達成するために全体と
して３段の形態で縦続接続される２１個のＮＡＮＤゲー
トが必要とされるということが見られる。第１（ｂ）図
のこの駆動回路配置はその構成のためにゲート部品を多
く用い、多くの空間領域と製造コストの増大とを生じて
いる。
れている第１（ａ）図において示されている。６４個の
ような高いファンアウト数を与えるために、第１（ｂ）
図に示されるように多くの段に縦続接続される多くのＮ
ＡＮＤゲートを必要とする。ＮＡＮＤゲート２の各々は
第１（ａ）図の駆動回路に従って構成されている。した
がって、６４個のファンアウトを達成するために全体と
して３段の形態で縦続接続される２１個のＮＡＮＤゲー
トが必要とされるということが見られる。第１（ｂ）図
のこの駆動回路配置はその構成のためにゲート部品を多
く用い、多くの空間領域と製造コストの増大とを生じて
いる。
それゆえ、高いファンアウト能力と低い電力消費とを有
するクロック駆動回路を提供するのが望ましいが、まだ
ゲー ト部品の数を減少させては実現されていない。さ
らに、この発明の駆動回路の複雑さはその組立ておよび
製造が容易にできるよ５に減少させられている。
するクロック駆動回路を提供するのが望ましいが、まだ
ゲー ト部品の数を減少させては実現されていない。さ
らに、この発明の駆動回路の複雑さはその組立ておよび
製造が容易にできるよ５に減少させられている。
旦Ｊ■とＬＬ
この発明の一般的な目的は高いファンアウトとともに作
動させることができ、低電力消費であり、かつ比較的単
純な回路構成を示すことのできる低レベルゲートのため
のクロック駆動回路を提供することである。
動させることができ、低電力消費であり、かつ比較的単
純な回路構成を示すことのできる低レベルゲートのため
のクロック駆動回路を提供することである。
この発明の他の目的は、ゲートの数を低減しかっただ１
個の低いレベルのゲートと両立することのできる電源電
圧を必要とするクロック駆動回路を提供することである
。
個の低いレベルのゲートと両立することのできる電源電
圧を必要とするクロック駆動回路を提供することである
。
この発明の他の目的は、第１のＮＡＮＤ論理ゲートと第
１のインバータゲ−１〜からなる第１の回路部分と、第
２のＮＡＮＤｌｉｍ理ゲートと第３のＮＡＮＤ論理ゲー
トと第２のインバータゲートからなる第２の回路部分と
、出力トランジスタと負荷抵抗とを含む低レベルゲート
のためのクロック駆動回路を提供することである。
１のインバータゲ−１〜からなる第１の回路部分と、第
２のＮＡＮＤｌｉｍ理ゲートと第３のＮＡＮＤ論理ゲー
トと第２のインバータゲートからなる第２の回路部分と
、出力トランジスタと負荷抵抗とを含む低レベルゲート
のためのクロック駆動回路を提供することである。
この発明のさらに他の目的は、第１のＮＡＮＤ論理ゲー
トと第１のインバータタートとから警戒される第１の回
路部分と、各々が第２のＮＡＮＤ論理ゲートと第３のＮ
ＡＮＤ論理ゲートと第２のインバータゲートから構成さ
れる複数個の第２の回路部分と、出力トランジスタと負
荷抵抗とからなる低レベルゲートのためのクロック駆動
回路を提供することである。
トと第１のインバータタートとから警戒される第１の回
路部分と、各々が第２のＮＡＮＤ論理ゲートと第３のＮ
ＡＮＤ論理ゲートと第２のインバータゲートから構成さ
れる複数個の第２の回路部分と、出力トランジスタと負
荷抵抗とからなる低レベルゲートのためのクロック駆動
回路を提供することである。
これらの目的に従って、発明そのものは、高いファンア
ウト能力を有しかつ第１の回路部分と第２の回路部分と
出力トランジスタと負荷抵抗とを含む低レベルゲートの
ためのクロック駆動回路の提供に関連する。第１の回路
部分は第１のＮＡＮＤ論理ゲートと第１のインバータゲ
ートから形成される。第１のインバータゲートの入力端
子は第１のＮＡＮＤゲートの出力ノードに結合される。
ウト能力を有しかつ第１の回路部分と第２の回路部分と
出力トランジスタと負荷抵抗とを含む低レベルゲートの
ためのクロック駆動回路の提供に関連する。第１の回路
部分は第１のＮＡＮＤ論理ゲートと第１のインバータゲ
ートから形成される。第１のインバータゲートの入力端
子は第１のＮＡＮＤゲートの出力ノードに結合される。
第１のＮＡＮＤゲートの入力ノードは入力回路端子に接
続される。第２の回路部分は第２のＮＡＮＤ論理ゲート
と、第３のＮＡＮＤ論理ゲートと第２のインバータゲー
トから形成される。第２および第３の論理ゲートの入力
ノードは互いに結合されかつ入力回路端子に結合される
。第２および第３′の論理ゲーＩ−の出力ノードは互い
に結合されかつ第２のインバータゲートの入力ノードに
結合される。第２のインバータゲートの出力ノードは出
力回路端子に接続される。そのベースが第１のインバー
タゲートの出力ノードに結合され、そのコレクタが電源
電位に結合され、かつそのエミッタが出力回路端子に結
合される出力トランジスタが設けられる。その一方端が
出力トランジスタのベースに接続されかつその他方端が
電圧源電位に接続される負荷抵抗が設けられる。
続される。第２の回路部分は第２のＮＡＮＤ論理ゲート
と、第３のＮＡＮＤ論理ゲートと第２のインバータゲー
トから形成される。第２および第３の論理ゲートの入力
ノードは互いに結合されかつ入力回路端子に結合される
。第２および第３′の論理ゲーＩ−の出力ノードは互い
に結合されかつ第２のインバータゲートの入力ノードに
結合される。第２のインバータゲートの出力ノードは出
力回路端子に接続される。そのベースが第１のインバー
タゲートの出力ノードに結合され、そのコレクタが電源
電位に結合され、かつそのエミッタが出力回路端子に結
合される出力トランジスタが設けられる。その一方端が
出力トランジスタのベースに接続されかつその他方端が
電圧源電位に接続される負荷抵抗が設けられる。
この発明の他の観点において、第１の回路部分と、複数
個の第２の回路部分と、出力トランジスタと、負荷抵抗
とを含む低レベルゲートのためのクロック駆動回路が提
供される。第１の回路部分は第１のＮＡＮＤ論理ゲート
と第１のインバータゲートから形成される。複数個の第
２の回路部分の各々は第２のＮＡＮＤ論理ゲートと、第
３のＮＡＮＤゲートと第２のインバータゲートとから形
成される。
個の第２の回路部分と、出力トランジスタと、負荷抵抗
とを含む低レベルゲートのためのクロック駆動回路が提
供される。第１の回路部分は第１のＮＡＮＤ論理ゲート
と第１のインバータゲートから形成される。複数個の第
２の回路部分の各々は第２のＮＡＮＤ論理ゲートと、第
３のＮＡＮＤゲートと第２のインバータゲートとから形
成される。
この発明の上述および他の目的および利点は同一の参照
番号が相当部分を示す添付の図面を用いて行なう詳細な
説明からより一層明らかとなろう。
番号が相当部分を示す添付の図面を用いて行なう詳細な
説明からより一層明らかとなろう。
［好ましい実施例の説明］
図面を様々な観点から詳細に参照する。第２図において
低レベルゲートからなる４０個の装置を駆動することが
できる高いファンアウト能力のこの発明のクロック駆動
回路１０が示される。クロック駆動回路１０は×１１と
して表わされる入力回路端子とＹｌｌと表わされる出力
回路端子とを有する。クロック駆動回路は、各々がＡ１
．Ａ２およびＡ３として表わされる３個の入力紙レベル
ＮＡＮＤ論理ゲートと、Ａ４およびＡ５として表わされ
る２つの低レベルインバータゲートから構成される。ク
ロック駆動回路１０はさらに負荷抵抗Ｒ６と出力ショッ
トキトランジスタＱ９とを含む。ショットキトランジス
タはその構成において従来と同様でありかつ当業者には
よく知られている。
低レベルゲートからなる４０個の装置を駆動することが
できる高いファンアウト能力のこの発明のクロック駆動
回路１０が示される。クロック駆動回路１０は×１１と
して表わされる入力回路端子とＹｌｌと表わされる出力
回路端子とを有する。クロック駆動回路は、各々がＡ１
．Ａ２およびＡ３として表わされる３個の入力紙レベル
ＮＡＮＤ論理ゲートと、Ａ４およびＡ５として表わされ
る２つの低レベルインバータゲートから構成される。ク
ロック駆動回路１０はさらに負荷抵抗Ｒ６と出力ショッ
トキトランジスタＱ９とを含む。ショットキトランジス
タはその構成において従来と同様でありかつ当業者には
よく知られている。
見られるように、第１の回路部分１２は、ＮＡＮＤ論理
ゲートＡ１とその入力がゲートＡ１の出力に結合さ゛れ
るインバータゲートＡ４によって形成される。ＮＡＮＤ
ゲートＡ１の入力は入力端子Ｘ１１に結合される。イン
バータゲートＡ４の出力は負荷抵抗Ｒ６の一方端に接続
されかつショットキトランジスタＱ９のベースに接続さ
れる。負荷抵抗Ｒ６の他方端は電圧源電位ｖＬしに接続
され、かつシ」ットキトランジスタＱ９のコレクタに結
合される。トランジスタＱ９のエミッタは出力回路端子
Ｙ１１に接続される。電圧源電位ＶＬＬは２．０ボルト
と２．５ボルトとの間の任意の電源電圧であり低レベル
ゲートと両立することができる。
ゲートＡ１とその入力がゲートＡ１の出力に結合さ゛れ
るインバータゲートＡ４によって形成される。ＮＡＮＤ
ゲートＡ１の入力は入力端子Ｘ１１に結合される。イン
バータゲートＡ４の出力は負荷抵抗Ｒ６の一方端に接続
されかつショットキトランジスタＱ９のベースに接続さ
れる。負荷抵抗Ｒ６の他方端は電圧源電位ｖＬしに接続
され、かつシ」ットキトランジスタＱ９のコレクタに結
合される。トランジスタＱ９のエミッタは出力回路端子
Ｙ１１に接続される。電圧源電位ＶＬＬは２．０ボルト
と２．５ボルトとの間の任意の電源電圧であり低レベル
ゲートと両立することができる。
第２の回路部分１４はＮΔＮＤゲートＡ２．Ａ３とその
入力がゲートＡ２．Ａ３の共通の出力に結合されるイン
バータゲートＡ５とによって形成される。ＮＡＮＤゲー
トＡ２．Ａ３の入力はまた共通に互いに接続されかつさ
らに入力回路端子×１１に接続される。インバータゲー
トＡ５の出力はショットキトランジスタＱ９のエミッタ
と出力回路端子Ｙ１１との接続点に接続される。当、業
者はこの発明のクロック駆動回路は集積回路として１個
の半導体チップ上に形成されるということを理解すべき
である。
入力がゲートＡ２．Ａ３の共通の出力に結合されるイン
バータゲートＡ５とによって形成される。ＮＡＮＤゲー
トＡ２．Ａ３の入力はまた共通に互いに接続されかつさ
らに入力回路端子×１１に接続される。インバータゲー
トＡ５の出力はショットキトランジスタＱ９のエミッタ
と出力回路端子Ｙ１１との接続点に接続される。当、業
者はこの発明のクロック駆動回路は集積回路として１個
の半導体チップ上に形成されるということを理解すべき
である。
ＮＡＮＤゲートＡ１．Ａ２．Ａ３とインバータゲートＡ
４．Ａ５の詳細を例示する概略回路図が図面の第３図に
示される。ＮＡＮＤゲートＡ１は入力ノード１１と出力
ノードＰ１とを有する。ゲートＡ１は、第１のショット
キトランジスタＱ１と第２のショットキトランジスタＱ
２と第１のバイアス抵抗Ｒ１とを含む。トランジスタＱ
１のベースは第１の抵抗Ｒ１の一方端に接続され、抵抗
Ｒ１の他方端は電圧源電位ＶＬＬに接続される。
４．Ａ５の詳細を例示する概略回路図が図面の第３図に
示される。ＮＡＮＤゲートＡ１は入力ノード１１と出力
ノードＰ１とを有する。ゲートＡ１は、第１のショット
キトランジスタＱ１と第２のショットキトランジスタＱ
２と第１のバイアス抵抗Ｒ１とを含む。トランジスタＱ
１のベースは第１の抵抗Ｒ１の一方端に接続され、抵抗
Ｒ１の他方端は電圧源電位ＶＬＬに接続される。
トランジスタＱ１のエミッタは入力ノード■１に接続さ
れ、かつトランジスタＱ１のコレクタは第２のトランジ
スタＱ２のベースに結合される。トランジスタＱ２のコ
レクタは出力ノードＰ１に接続され、かつトランジスタ
Ｑ２のエミッタは接地電位ＶＧＧに接続される。
れ、かつトランジスタＱ１のコレクタは第２のトランジ
スタＱ２のベースに結合される。トランジスタＱ２のコ
レクタは出力ノードＰ１に接続され、かつトランジスタ
Ｑ２のエミッタは接地電位ＶＧＧに接続される。
同様に、ＮＡＮＤゲートＡ２は入力ノードＩ２と出力ノ
ードＰ２とを有する。ゲートＡ２は第３めショットキト
ランジスタＱ３と、第４のショットキトランジスタＱ４
と第２のバイアス抵抗Ｒ２とを含む。第３のトランジス
タＱ３のベースは第２の抵抗Ｒ２の一方端に接続され、
かつ抵抗Ｒ２の他方端は電源電位Ｖ、Ｌ Ｌに接続さ懸
る。第３のトランジスタＱ３のエミッタは入力ノード■
２に接続され、かつトランジスタＱ３のコレクタは第４
のトランジスタＱ４のベースに結合される。トランジス
タＱ４のコレクタは出力ノードＰ２に接続され、かつト
ランジスタＱ４のエミッタは接地電位ＶＧＧに接続され
る。
ードＰ２とを有する。ゲートＡ２は第３めショットキト
ランジスタＱ３と、第４のショットキトランジスタＱ４
と第２のバイアス抵抗Ｒ２とを含む。第３のトランジス
タＱ３のベースは第２の抵抗Ｒ２の一方端に接続され、
かつ抵抗Ｒ２の他方端は電源電位Ｖ、Ｌ Ｌに接続さ懸
る。第３のトランジスタＱ３のエミッタは入力ノード■
２に接続され、かつトランジスタＱ３のコレクタは第４
のトランジスタＱ４のベースに結合される。トランジス
タＱ４のコレクタは出力ノードＰ２に接続され、かつト
ランジスタＱ４のエミッタは接地電位ＶＧＧに接続され
る。
さらに、ＮＡＮＤゲートＡ３は入力ノード■３と出力ノ
ードＰ３とを有する。ゲートＡ３は第５のショットキト
ランジスタＱ５と第６のショットキトランジスタＱ６と
第３のバイアス抵抗Ｒ３とから構成される。第５のトラ
ンジスタＱ５のべ−スは第３のバイアス抵抗Ｒ３の一方
端に接続され、かつ抵抗Ｒ３の他方端は電圧源電位ＶＬ
Ｌに接続される。トランジスタＱ５のエミッタは入力端
子１３に接続され、かつトランジスタＱ５のコレクタは
第６のトランジスタＱ６のベースに結合される。トラン
ジスタＱ６のコレクタは出力ノードＰ３に接続され、か
つトランジスタＱ６のエミッタは接地電位ＶＧＧに接続
される。ゲートＡ１．Ａ２およびＡ３の各々の入力ノー
ド１１．１２およびＩ３は互いに共通に接続されかつさ
らに入力回路端子Ｘ１１に接続される。ゲートＡ２およ
びＡ３の各々の出力ノードＰ２およびＰ３は互いに共通
に接続される。
ードＰ３とを有する。ゲートＡ３は第５のショットキト
ランジスタＱ５と第６のショットキトランジスタＱ６と
第３のバイアス抵抗Ｒ３とから構成される。第５のトラ
ンジスタＱ５のべ−スは第３のバイアス抵抗Ｒ３の一方
端に接続され、かつ抵抗Ｒ３の他方端は電圧源電位ＶＬ
Ｌに接続される。トランジスタＱ５のエミッタは入力端
子１３に接続され、かつトランジスタＱ５のコレクタは
第６のトランジスタＱ６のベースに結合される。トラン
ジスタＱ６のコレクタは出力ノードＰ３に接続され、か
つトランジスタＱ６のエミッタは接地電位ＶＧＧに接続
される。ゲートＡ１．Ａ２およびＡ３の各々の入力ノー
ド１１．１２およびＩ３は互いに共通に接続されかつさ
らに入力回路端子Ｘ１１に接続される。ゲートＡ２およ
びＡ３の各々の出力ノードＰ２およびＰ３は互いに共通
に接続される。
インバータゲートＡ４は入力ノードＩ４と出力ノードＰ
４とを有する。インバータゲートＡ４の入力ノードＩ４
はＮＡＮＤゲートＡ１の出力ノードＰ１に接続され、か
つ出力ノードＰ４は出力トランジスタＱ９のベースと負
荷抵抗Ｒ６との接続点に接続される。インバータゲート
Ａ４は第７のショットキトランジスタＱ７と第４のバイ
アス抵−スは第４の抵抗Ｒ４の一方端に結合され、かつ
入力ノードＩ４に結合される。抵抗Ｒ４の他方端は電圧
源電位ＶＬＬに接続される。トランジスタｄ７のコレク
タは出力ノードＰ４に接続され、かつトランジスタＱ７
のエミッタは接地電位ＶＧ、Ｇに接続される。
４とを有する。インバータゲートＡ４の入力ノードＩ４
はＮＡＮＤゲートＡ１の出力ノードＰ１に接続され、か
つ出力ノードＰ４は出力トランジスタＱ９のベースと負
荷抵抗Ｒ６との接続点に接続される。インバータゲート
Ａ４は第７のショットキトランジスタＱ７と第４のバイ
アス抵−スは第４の抵抗Ｒ４の一方端に結合され、かつ
入力ノードＩ４に結合される。抵抗Ｒ４の他方端は電圧
源電位ＶＬＬに接続される。トランジスタｄ７のコレク
タは出力ノードＰ４に接続され、かつトランジスタＱ７
のエミッタは接地電位ＶＧ、Ｇに接続される。
インバータゲートＡ５は入力ノード１５と出力ノードＰ
５とを有する。インバータゲートＡ５の入力ノードＩ５
はＮＡＮＤゲートＡ２およびＡ３の各々の共通の出力ノ
ードＰ２．Ｐ３に接続される。出力ノードＰ５は出力ト
ランジスタＱ９のエミッタに接続されかつ出力回路端子
Ｙ１１に接続される。インバータゲートＡ５は第８のト
ランジスタＱ８（バイポーラｎｐｎ ｌ−ランジスタで
ある）と、シミットキバリアダイオードＤ１と第５のバ
イアス抵抗Ｒ５とから構成される。トランジスタＱ８の
ベースは入力ノードＩ５と第５の抵抗Ｒ５の一方端とダ
イオードＤ１のアノードとに接続される。抵抗Ｒ５の他
方端は電圧ｍ電位ＶＬＬに接続される。トランジスタＱ
８のコレクタはダイオードＤ１のカソードに接続され、
かつ出力ノードＰ５に接続される。トランジスタＱ８の
エミッタは接地電位ＶＧＧに結合される。トランジスタ
Ｑ８のベースとコレクタとの間に接続されるシミッート
キバリアダイオードＤ１はトランジスタＱ８のコレクタ
ーベース接合より、も低い順方向電圧降下−を有する。
５とを有する。インバータゲートＡ５の入力ノードＩ５
はＮＡＮＤゲートＡ２およびＡ３の各々の共通の出力ノ
ードＰ２．Ｐ３に接続される。出力ノードＰ５は出力ト
ランジスタＱ９のエミッタに接続されかつ出力回路端子
Ｙ１１に接続される。インバータゲートＡ５は第８のト
ランジスタＱ８（バイポーラｎｐｎ ｌ−ランジスタで
ある）と、シミットキバリアダイオードＤ１と第５のバ
イアス抵抗Ｒ５とから構成される。トランジスタＱ８の
ベースは入力ノードＩ５と第５の抵抗Ｒ５の一方端とダ
イオードＤ１のアノードとに接続される。抵抗Ｒ５の他
方端は電圧ｍ電位ＶＬＬに接続される。トランジスタＱ
８のコレクタはダイオードＤ１のカソードに接続され、
かつ出力ノードＰ５に接続される。トランジスタＱ８の
エミッタは接地電位ＶＧＧに結合される。トランジスタ
Ｑ８のベースとコレクタとの間に接続されるシミッート
キバリアダイオードＤ１はトランジスタＱ８のコレクタ
ーベース接合より、も低い順方向電圧降下−を有する。
それにより飽和を防ぎかつスイッチング速度を増大させ
る。次に動作について説明する。
る。次に動作について説明する。
入力回路端子Ｘ１１それに続いて入力ノード１１、Ｉ２
およびＩ３における入力電圧レベルが低であるとき、ト
ランジスタＱ１．Ｑ３およびＱ５のずべては導通または
ターンオン状態となる。その結果、これらのトランジス
タＱ１．Ｑ３およびＱ５は次にそれぞれへのベース駆動
電流を引き抜くことにより各々のトランジスタＱ２．Ｑ
４およびＱ６を非導通状態またはターンオフ状態にさせ
る。出力ノードＰ１はバイアス抵抗Ｒ４を介して電圧源
電位ＶＬＬに接続され、かつ出力ノードＰ２、Ｐ３はバ
イアス抵抗Ｒ５を介して電圧源電位ＶＬＬに接続されて
いるので、入力ノードＩ４゜Ｉ５は高レベルになり、ト
ランジスタＱ７およびＱ８の各々のベース−エミッタ接
合における順方向降下電圧にクランプされる。トランジ
スタＱ８わよびＱ７がターンオンすると、トランジスタ
Ｑ９はターンオフしそれにより出力回路端子Ｙ１１に低
レベル状態を発生させる。
およびＩ３における入力電圧レベルが低であるとき、ト
ランジスタＱ１．Ｑ３およびＱ５のずべては導通または
ターンオン状態となる。その結果、これらのトランジス
タＱ１．Ｑ３およびＱ５は次にそれぞれへのベース駆動
電流を引き抜くことにより各々のトランジスタＱ２．Ｑ
４およびＱ６を非導通状態またはターンオフ状態にさせ
る。出力ノードＰ１はバイアス抵抗Ｒ４を介して電圧源
電位ＶＬＬに接続され、かつ出力ノードＰ２、Ｐ３はバ
イアス抵抗Ｒ５を介して電圧源電位ＶＬＬに接続されて
いるので、入力ノードＩ４゜Ｉ５は高レベルになり、ト
ランジスタＱ７およびＱ８の各々のベース−エミッタ接
合における順方向降下電圧にクランプされる。トランジ
スタＱ８わよびＱ７がターンオンすると、トランジスタ
Ｑ９はターンオフしそれにより出力回路端子Ｙ１１に低
レベル状態を発生させる。
入力回路端子Ｘ１１においてしたがって入力ノード（１
，１２およびＩ３に、おいて高レベルの入力電圧レベル
が与えられると、トランジスタＱ１゜Ｑ３およびＱ５の
すべては非導通またはターンオ。
，１２およびＩ３に、おいて高レベルの入力電圧レベル
が与えられると、トランジスタＱ１゜Ｑ３およびＱ５の
すべては非導通またはターンオ。
）され、トランジスタＱ２．Ｑ４およびＱ６をまたター
ンオンさせる。このことは今度【よトランジスタＱ７お
よびＱ８をターンオフさせるのに十分となる。トランジ
スタＱ７がターンオフすると、トランジスタＱ９はバイ
アス抵抗Ｒ６を介した適当なベース電流を保つ。したが
って、トランジスタＱ９は導通またはターンオン状態で
あり、出力回路端子Ｙ１１に高レベル電圧を発生させる
。
ンオンさせる。このことは今度【よトランジスタＱ７お
よびＱ８をターンオフさせるのに十分となる。トランジ
スタＱ７がターンオフすると、トランジスタＱ９はバイ
アス抵抗Ｒ６を介した適当なベース電流を保つ。したが
って、トランジスタＱ９は導通またはターンオン状態で
あり、出力回路端子Ｙ１１に高レベル電圧を発生させる
。
既に指摘したように、上述のクロック駆動回路は低レベ
ルゲートからなる４０個′の装置を駆動することができ
る。より高いファンアウト能力を有するクロック駆動回
路配置の他の実施例は第４図。
ルゲートからなる４０個′の装置を駆動することができ
る。より高いファンアウト能力を有するクロック駆動回
路配置の他の実施例は第４図。
第５図および第６図に例示される。
第４図の第２の実施例におけるクロック駆動回路は低レ
ベルゲートからなる８０個の装置を駆動することができ
る。第５図の第３の実施例のクロック駆動回路は低レベ
ルゲートからなる１２０個の装置を駆動することができ
る。第６図の第３の実施例のクロック駆動回路は低レベ
ルゲートからなる１６０個の装置を駆動することができ
る。
ベルゲートからなる８０個の装置を駆動することができ
る。第５図の第３の実施例のクロック駆動回路は低レベ
ルゲートからなる１２０個の装置を駆動することができ
る。第６図の第３の実施例のクロック駆動回路は低レベ
ルゲートからなる１６０個の装置を駆動することができ
る。
第４図のクロック駆動回路１６は第３の回路部分１８が
付加されているということを除いて第２図のクロック駆
動回路と同一である。第３の回路部分１８はＮＡＮＤゲ
ートＡ６．Ａ７とインバータゲ−１−Ａ８とから形成さ
れる。第３の回路部分１８は第２図の第２の回路部分１
４と同一でありかつ入力回路端子Ｘ１１と出力回路端子
Ｙｌｌとの間に接続されてより多くのファンアウト要求
を満足りる。
付加されているということを除いて第２図のクロック駆
動回路と同一である。第３の回路部分１８はＮＡＮＤゲ
ートＡ６．Ａ７とインバータゲ−１−Ａ８とから形成さ
れる。第３の回路部分１８は第２図の第２の回路部分１
４と同一でありかつ入力回路端子Ｘ１１と出力回路端子
Ｙｌｌとの間に接続されてより多くのファンアウト要求
を満足りる。
第５図のクロック駆動回路２０はさらに第４の回路部分
２２が付加されるということを除いて第４図のクロック
駆動回路と同一である。第４の回路部分２２はＮＡＮＤ
ゲートＡ９．ＡＩＯとイン、バータゲートＡ１１とから
形成される。この第４の回路部分２２は第２図の第２の
部分１４と同一であり、また入力回路端子Ｘ１１と出力
回路端子Ｙ１１との間に接続される。
２２が付加されるということを除いて第４図のクロック
駆動回路と同一である。第４の回路部分２２はＮＡＮＤ
ゲートＡ９．ＡＩＯとイン、バータゲートＡ１１とから
形成される。この第４の回路部分２２は第２図の第２の
部分１４と同一であり、また入力回路端子Ｘ１１と出力
回路端子Ｙ１１との間に接続される。
第６図のクロック駆動回路２４はさらに第５の回路部分
２６が付加されるということを除いて第５図のクロック
駆動回路と同一である。第５の回路部分２６はＮＡＮＤ
ゲートＡＩ２．Ａ１３とインバータゲートＡ１４とから
形成される。この第５の回路部分２６は第２図の第２の
回路部分１４と同一であり、かつ同様に入力回路端子Ｘ
１１と出力回路端子Ｙ１１との間に接続される。
２６が付加されるということを除いて第５図のクロック
駆動回路と同一である。第５の回路部分２６はＮＡＮＤ
ゲートＡＩ２．Ａ１３とインバータゲートＡ１４とから
形成される。この第５の回路部分２６は第２図の第２の
回路部分１４と同一であり、かつ同様に入力回路端子Ｘ
１１と出力回路端子Ｙ１１との間に接続される。
この発明のクロック駆動回路は先行技術に対し以下に述
べるような利点を有する。
べるような利点を有する。
（１） ゲートの数が低減され、かつ低電力消費である
。
。
（２） 低レベルゲートと両立可能なより低い電圧源電
位を用いている。
位を用いている。
（３） さらにコンパクト化することができ占有空間領
域を少なくすることができる。
域を少なくすることができる。
（４） クロックスキューがない。
（５） そのアクティブなプルアップにより容量負荷を
駆動することができる。
駆動することができる。
（６） 回路配置およびその負荷に対して敏感でなく比
較的高速度を有する。
較的高速度を有する。
上述の詳細な説明から、との発明は高いファンアウト能
力と低消費電力とを有する低レベルゲートのための改良
されたクロック駆動回路を提供しているということが見
られる。この発明のクロック駆動回路は低レベルゲート
と両立可能なより低い電圧源電位を用いかつ必要とする
ゲート数が低減されるので比較的簡単な回路構成をとる
ことができる。
力と低消費電力とを有する低レベルゲートのための改良
されたクロック駆動回路を提供しているということが見
られる。この発明のクロック駆動回路は低レベルゲート
と両立可能なより低い電圧源電位を用いかつ必要とする
ゲート数が低減されるので比較的簡単な回路構成をとる
ことができる。
現在この発明の好ましい実施例と考えられているものが
例示され説明されてきたが、この発明の真の範囲から逸
脱することなく様々な変化および変更をなすことができ
、かつそれらの素子に対し等価物で置き換えることがで
きるということは当業者によって理解されるべきである
。さらに、この発明の中心の範囲から逸′脱することな
くこの発明の教示に対し多くの変更を行なって特定の状
況および物質を適用することができる。それゆえ、この
発明はこの発明を実行するために最も良い形態であると
考えられて開示された特定的な実施例に制限されるもの
でなくこの発明は添付の特許請求の範囲の範囲内に存在
するすべての実施例を含むと考えられるべきである。
例示され説明されてきたが、この発明の真の範囲から逸
脱することなく様々な変化および変更をなすことができ
、かつそれらの素子に対し等価物で置き換えることがで
きるということは当業者によって理解されるべきである
。さらに、この発明の中心の範囲から逸′脱することな
くこの発明の教示に対し多くの変更を行なって特定の状
況および物質を適用することができる。それゆえ、この
発明はこの発明を実行するために最も良い形態であると
考えられて開示された特定的な実施例に制限されるもの
でなくこの発明は添付の特許請求の範囲の範囲内に存在
するすべての実施例を含むと考えられるべきである。
第１（ａ）図は先行技術に従うＴＴＩ−駆動回路の概略
回路図である。 第１（ｂ）図は先行技術に従う高いファンアウトを生成
するための縦続接続されたゲート配置の概略図である。 第２図はこの発明に従うクロック駆動回路の概略回路図
である。 第３図は第２図に示されるクロック駆動回路の詳細な回
路図である。第４図、第５図および第６図はより多くの
ファンアウト要求を満たすこの発明の他の実施例の回路
図である。 図においで、１０はクロック駆動回路、１２は第１の回
路部分、１４は第２の回路部分、１６はりＯジク駆動回
路、１８は第３の回路部分、２０はクロック駆動回路、
２２は第４の回路部分、２４はクロック駆動回路、２６
は第５の回路部分、Ａ１．Ａ２．Ａ３．Ａ６．Ａ７．Ａ
９．Ａ１０゜Ａｌ１．Ａ１３はＮＡＮＤゲート、Ａ４．
Ａ５゜Ａ８．Ａ１１．Ａ１４はインバータゲートである
。 なお、図中、同一符号は同一または相当部分を承り。
回路図である。 第１（ｂ）図は先行技術に従う高いファンアウトを生成
するための縦続接続されたゲート配置の概略図である。 第２図はこの発明に従うクロック駆動回路の概略回路図
である。 第３図は第２図に示されるクロック駆動回路の詳細な回
路図である。第４図、第５図および第６図はより多くの
ファンアウト要求を満たすこの発明の他の実施例の回路
図である。 図においで、１０はクロック駆動回路、１２は第１の回
路部分、１４は第２の回路部分、１６はりＯジク駆動回
路、１８は第３の回路部分、２０はクロック駆動回路、
２２は第４の回路部分、２４はクロック駆動回路、２６
は第５の回路部分、Ａ１．Ａ２．Ａ３．Ａ６．Ａ７．Ａ
９．Ａ１０゜Ａｌ１．Ａ１３はＮＡＮＤゲート、Ａ４．
Ａ５゜Ａ８．Ａ１１．Ａ１４はインバータゲートである
。 なお、図中、同一符号は同一または相当部分を承り。
Claims (20)
- （１）高いファンアウト能力を備える低レベルゲートの
ためのクロック駆動回路であって、第１のＮＡＮＤ論理
ゲートと第１のインバータゲートとから形成され、前記
第１のインバータゲートの入力ノードが入力回路端子に
接続される前記第１のＮＡＮＤゲートの出力ノードに結
合される第１の回路部分と、 第２のＮＡＮＤ論理ゲートと第３のＮＡＮＤ論理ゲート
と第２のインバータゲートから構成され、前記第２およ
び第３のＮＡＮＤゲートの入力ノードは互い結合されか
つ入力回路端子に結合され、前記第２および第３のＮＡ
ＮＤゲートの出力ノードは互いに結合されかつ前記第２
のインバータゲートの入力ノードに結合され、前記の第
２のインバータゲートの出力ノードは出力回路端子に接
続される第２の回路部分と、 そのベースが前記第１のインバータゲートの出力ノード
に結合され、そのコレクタが電圧源電位に結合され、か
つそのエミッタが出力回路端子に結合される出力トラン
ジスタと、 その一方端が前記出力トランジスタのベースに接続され
かつその他方端が電圧源電位に接続される負荷抵抗とを
備えるクロック駆動回路。 - （２）前記第１のＮＡＮＤゲートは第１のショットキト
ランジスタと、第２のショットキトランジスタと第１の
バイアス抵抗とから構成される、特許請求の範囲第１項
記載のクロック駆動回路。 - （３）前記第１のショットキトランジスタはそのベース
が前記第１のバイアス抵抗の一方端に接続され、そのコ
レクタが前記第２のショットキトラジスタのベースに接
続されかつそのエミッタが前記第１のＮＡＮＤゲートの
入力ノードに接続され、第１のバイアス抵抗の他方端は
電圧源電位に接続されており、また前記第２のショット
キトランジスタはそのコレクタが前記第１のＮＡＮＤゲ
ートの出力ノードに接続されかつそのエミッタが接地電
位に接続される、特許請求の範囲第２項記載のクロック
駆動回路。 - （４）前記第２のＮＡＮＤゲートは第３のショットキト
ランジスタと第４のショットキトランジスタと第２のバ
イアス抵抗とを備える、特許請求の範囲第１項記載のク
ロック駆動回路。 - （５）前記第３のショットキトランジスタはそのベース
が第２のバイアス抵抗の一方端に接続され、そのコレク
タが前記第４のショットキトランジスタのベースに接続
されかつそのエミッタが前記第２のＮＡＮＤゲートの入
力ノードに接続され、第２のバイアス抵抗の他方端は電
圧源電位に接続され、かつ前記第４のショットキトラン
ジスタはそのコレクタが前記第２のＮＡＮＤゲートの出
力ノードに接続されかつそのエミッタが接地電位に接続
される、特許請求の範囲第４項記載のクロック駆動回路
。 - （６）前記第３のＮＡＮＤゲートは第５のショットキト
ランジスタと第６のショットキトランジスタと第３のバ
イアス抵抗とを備える、特許請求の範囲第１項記載のク
ロック駆動回路。 - （７）前記第５のショットキトランジスタはそのベース
が第３のバイアス抵抗の一方端に接続され、そのコレク
タが前記第６のショットキトランジスタのベースに接続
されかつそのエミッタが前記第３のＮＡＮＤゲートの入
力ノードに接続され、第３のバイアス抵抗の他方端は電
圧源電位に接続され、かつ前記第６のショットキトラン
ジスタはそのコレクタが前記第３のＮＡＮＤゲートの出
力ノードに接続されかつそのエミッタが接地電位に接続
される、特許請求の範囲第６項記載のクロック駆動回路
。 - （８）前記第１のインバータゲートはショットキトラン
ジスタとバイアス抵抗とを備え、前記ショットキトラン
ジスタはそのベースがバイアス抵抗の一方端に接続され
かつ前記第１のインバータゲートの入力ノードに接続さ
れ、そのコレクタが前記第１のインバータゲートの出力
ノードに接続されかつそのエミッタが接地電位に接続さ
れ、バイアス抵抗の他方端は電圧源電位に接続される、
特許請求の範囲第１項記載のクロック駆動回路。 - （９）前記第２のインバータゲートはバイポーラｎｐｎ
トランジスタとバイアス抵抗とを備え、前記バイポーラ
トランジスタはそのベースがバイアス抵抗の一方端に接
続されかつ前記第２のインバータゲートの入力ノードに
接続され、そのコレクタが前記第２のインバータゲート
の出力ノードに接続され、かつそのエミッタがゲートが
接地電位に接続され、バイアス抵抗の他方端は電圧源電
位に接続される、特許請求の範囲第１項記載のクロック
駆動回路。 - （１０）そのアノードが前記バイポーラトランジスタの
ベースに接続されかつそのカソードが前記バイポーラト
ランジスタのコレクタに接続されるショットキダイオー
ドをさらに備える、特許請求の範囲第９項記載のクロッ
ク駆動回路。 - （１１）高いファンアウト能力を備える低レベルゲート
のためのクロック駆動回路であって、第１のＮＡＮＤ論
理ゲートと第１のインバータゲートから形成され、前記
第１のインバータゲートの入力ノードが前記第１のＮＡ
ＮＤゲートの出力ノードに結合され、前記第１のＮＡＮ
Ｄゲートの入力ノードが入力回路端子に接続される第１
の回路部分と、 第２のＮＡＮＤ論理ゲートと、第３のＮＡＮＤ論理ゲー
トと第２のインバータゲートとから形成され、前記第２
のおよび第３のＮＡＮＤゲートの入力ノードが互いに結
合されかつ入力回路端子に結合され、前記第２および第
３のＮＡＮＤゲートの出力ノードが互いに結合されかつ
前記第２のインバータゲートの入力ノードに結合され、
前記第２のインバータゲートの出力ノードが出力回路端
子に接続される第２の回路部分と、 第４のＮＡＮＤ論理ゲートど第５のＮＡＮＤ論理ゲート
と第３のインバータゲートとから形成され、前記第４お
よび第５のＮＡＮＤゲートの入力ノードが互いに結合さ
れかつ入力回路端子に結合され、前記第４および第５の
ＮＡＮＤゲートの出力ノードが互いに結合されかつ前記
第３のインバータゲートの入力ノードに結合され、前記
第３のインバータゲートの出力ノードが出力回路端子に
結合される第３の回路部分と、 そのベースが前記第１のインバータゲートの出力ノード
に結合され、そのコレクタが電圧源電位に接続されかつ
そのエミッタが出力回路端子に結合される出力トランジ
スタと、 その一方端が前記出力トランジスタのベースに接続され
かつその他方端が電圧源電位に接続される負荷抵抗とを
備えるクロック駆動回路。 - （１２）第６のＮＡＮＤ論理ゲートと第７のＮＡＮＤ論
理ゲートと第４のインバータゲートとから形成される第
４の回路部分をさらに備える、特許請求の範囲第１１項
記載のクロック駆動回路。 - （１３）第８のＮＡＮＤ論理ゲートと第９のＮＡＮＤ論
理ゲートと第５のインバータゲートとから形成される第
５の回路部分をさらに備える、特許請求の範囲第１２項
記載のクロック駆動回路。 - （１４）前記第２ないし第９のＮＡＮＤゲートの各々は
１対のショットキトランジスタとバイアス抵抗とを備え
る、特許請求の範囲第１３項記載のクロック駆動回路。 - （１５）前記第２ないし第５のインバータゲートの各々
はバイポーラｎｐｎトランジスタとバイアス抵抗とを備
える、特許請求の範囲第１３項記載のクロック駆動回路
。 - （１６）高いファンアウト能力を備える低レベルゲート
のためのクロック駆動回路であって、第１のＮＡＮＤ論
理ゲートと第１のインバータゲートから形成され、前記
インバータゲートの入力ノードが前記第１のＮＡＮＤゲ
ートの出力ノードに結合され、前記第１のＮＡＮＤゲー
トの入力ノードが入力回路端子に結合される第１の回路
部分と、 各々が第２のＮＡＮＤ論理ゲートと第３のＮＡＮＤ論理
ゲートと第２のインバータゲートとから形成され、前記
第２および第３のＮＡＮＤゲートの入力ノードが互いに
結合されかつ入力回路端子に結合され、前記第２および
第３のＮＡＮＤゲートの出力ノードが互いに結合されか
つ前記第２のインバータゲートの入力ノードに結合され
、前記第２のインバータゲートの出力ノードが出力回路
端子に接続される複数個の第２の回路部分と、そのベー
スが前記第１のインバータゲートの出力ノードに結合さ
れ、そのコレクタが電圧源電位に結合されかつそのエミ
ッタが出力回路端子に結合される出力トランジスタと、 その一方端が前記出力トランジスタのベースに接続され
かつその他方端が電圧源電位に接続される一負荷抵抗と
を備えるクロック駆動回路。 - （１７）前記第２および第３のＮＡＮＤ論理ゲートの各
々は１対のショットキトランジスタとバイアス抵抗とを
備える、特許請求の範囲第１６項記載のクロック駆動回
路。 - （１８）前記第２のインバータゲートの各々はバイポー
ラｎｐｎトランジスタとバイアス抵抗とを備える、特許
請求の範囲第１６項記載のクロック駆動回路。 - （１９）前記駆動回路は集積回路として１個の半導体チ
ップ上に形成される、特許請求の範囲第１項記載のクロ
ック駆動回路。 - （２０）前記クロック駆動回路は集積回路として１個の
半導体チップ上に形成される、特許請求の範囲第１７項
記載のクロック駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/638,094 US4625127A (en) | 1984-08-06 | 1984-08-06 | High-fanout clock driver for low level gates |
| US638094 | 1984-08-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146510A true JPS6146510A (ja) | 1986-03-06 |
Family
ID=24558620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173059A Pending JPS6146510A (ja) | 1984-08-06 | 1985-08-05 | クロツク駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4625127A (ja) |
| EP (1) | EP0171280B1 (ja) |
| JP (1) | JPS6146510A (ja) |
| AT (1) | ATE50428T1 (ja) |
| DE (1) | DE3576059D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205908A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | データ処理装置 |
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|---|---|---|---|---|
| US4950920A (en) * | 1987-09-30 | 1990-08-21 | Kabushiki Kaisha Toshiba | Complementary signal output circuit with reduced skew |
| ZA936554B (en) * | 1992-09-08 | 1995-03-06 | Unilever Plc | Detergent composition and process for its production. |
| US5648911A (en) * | 1993-12-21 | 1997-07-15 | Grodstein; Joel Joseph | Method of minimizing area for fanout chains in high-speed networks |
| US6172528B1 (en) | 1999-01-20 | 2001-01-09 | Fairchild Semiconductor Corporation | Charge sharing circuit for fanout buffer |
| US6366131B1 (en) | 2000-05-01 | 2002-04-02 | Hewlett-Packard Company | System and method for increasing a drive signal and decreasing a pin count |
| JP7277220B2 (ja) * | 2019-03-29 | 2023-05-18 | 株式会社ジェイテクト | 電源回路及び電源装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3145309A (en) * | 1961-03-15 | 1964-08-18 | Control Company Inc Comp | Universal logical package having means preventing clock-pulse splitting |
| US3287719A (en) * | 1963-12-02 | 1966-11-22 | Montek Division Of Model Engin | Squitter monitor module |
| US3579119A (en) * | 1968-04-29 | 1971-05-18 | Univ Northwestern | Universal logic circuitry having modules with minimum input-output connections and minimum logic gates |
| US3538443A (en) * | 1968-06-11 | 1970-11-03 | Us Navy | General purpose logic package |
| US4337465A (en) * | 1980-09-25 | 1982-06-29 | Burroughs Corporation | Line driver circuit for a local area contention network |
| JPH077825B2 (ja) * | 1981-08-13 | 1995-01-30 | 富士通株式会社 | ゲートアレイの製造方法 |
| US4477738A (en) * | 1982-06-14 | 1984-10-16 | Ibm Corporation | LSSD Compatible clock driver |
-
1984
- 1984-08-06 US US06/638,094 patent/US4625127A/en not_active Expired - Lifetime
-
1985
- 1985-08-05 JP JP60173059A patent/JPS6146510A/ja active Pending
- 1985-08-05 EP EP85305567A patent/EP0171280B1/en not_active Expired - Lifetime
- 1985-08-05 AT AT85305567T patent/ATE50428T1/de not_active IP Right Cessation
- 1985-08-05 DE DE8585305567T patent/DE3576059D1/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205908A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0171280B1 (en) | 1990-02-14 |
| EP0171280A2 (en) | 1986-02-12 |
| EP0171280A3 (en) | 1986-12-30 |
| US4625127A (en) | 1986-11-25 |
| DE3576059D1 (de) | 1990-03-22 |
| ATE50428T1 (de) | 1990-02-15 |
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