JPS625451A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS625451A JPS625451A JP14503285A JP14503285A JPS625451A JP S625451 A JPS625451 A JP S625451A JP 14503285 A JP14503285 A JP 14503285A JP 14503285 A JP14503285 A JP 14503285A JP S625451 A JPS625451 A JP S625451A
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- JP
- Japan
- Prior art keywords
- address
- data
- ram
- boat
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は随時読出し、書込みのできる記憶回路。
特に２つ以上のボートを具備する記憶回路ＶＣ関する。
従来、随時畳込み１況出しのできる記憶回路（以下ＲＡ
Ｍと記す。）にゴ？いて、ＲＡ、Ｍ内のデータの移動
會行なう時の一例ケ第２図Ｖこついて説明する。アドレ
ス線１２はＲＡＭ１３に接続さ１１．ボート１４全通し
てデータバス１５とデータのやり取りを行なう。またデ
ータバス１５にはレジスタ２０が接続さｎ、ているａｔ
７ｔＲ７ＡＭ制ｍ１１６ｉｄＲ，ＡＭ１３へのデータの
書込み、抗出しなどの几ＡＭの動作全制御するための信
号線であり、レジスタ制御線１７はレジスタ２０へのデ
ータの書込み、読田しｉどの１ノジスタの動作ケ制御す
る１バ号線である。またボート制御トランス７丁ゲート
１８はボート制御信号線１９に工す、データバス１５と
接続さ扛たり、切り離さｊ、たりする。第２図において
、アドレスＡのデータ全アドレスＢへ移動するためには
、まずアドレス線１２よりアドレスＡｉＪ（・ＡＭ１３
に入力Ｉ７て、データバス１５上にアドレスＡのデータ
音読み出し、レジスタ２０に書込む命令全実行する。次
に、アドレス線１２よりアドレスＢ ’ｉ ＲＡＭＩ
３に入力して、レジスタ２０に記憶さｎｆｃ、アドレス
Ａのデータ全データ・バス１５金介してＲＡＭ１３ Ｖ
ＵＪ込む命令全実行するという、２つの命令全実行する
ことで行なわｎる。このことＦｉ、複数組のボートを持
つＲＡＭＫｊ？いても同じようにデータを読み出し、改
めてこのデータ全書込むという複数の命令を実行するこ
とで行なわれる。
Ｍと記す。）にゴ？いて、ＲＡ、Ｍ内のデータの移動
會行なう時の一例ケ第２図Ｖこついて説明する。アドレ
ス線１２はＲＡＭ１３に接続さ１１．ボート１４全通し
てデータバス１５とデータのやり取りを行なう。またデ
ータバス１５にはレジスタ２０が接続さｎ、ているａｔ
７ｔＲ７ＡＭ制ｍ１１６ｉｄＲ，ＡＭ１３へのデータの
書込み、抗出しなどの几ＡＭの動作全制御するための信
号線であり、レジスタ制御線１７はレジスタ２０へのデ
ータの書込み、読田しｉどの１ノジスタの動作ケ制御す
る１バ号線である。またボート制御トランス７丁ゲート
１８はボート制御信号線１９に工す、データバス１５と
接続さ扛たり、切り離さｊ、たりする。第２図において
、アドレスＡのデータ全アドレスＢへ移動するためには
、まずアドレス線１２よりアドレスＡｉＪ（・ＡＭ１３
に入力Ｉ７て、データバス１５上にアドレスＡのデータ
音読み出し、レジスタ２０に書込む命令全実行する。次
に、アドレス線１２よりアドレスＢ ’ｉ ＲＡＭＩ
３に入力して、レジスタ２０に記憶さｎｆｃ、アドレス
Ａのデータ全データ・バス１５金介してＲＡＭ１３ Ｖ
ＵＪ込む命令全実行するという、２つの命令全実行する
ことで行なわｎる。このことＦｉ、複数組のボートを持
つＲＡＭＫｊ？いても同じようにデータを読み出し、改
めてこのデータ全書込むという複数の命令を実行するこ
とで行なわれる。
上述した従来のＲＡＭは複数個の命令によってＲＡＭ内
のデータの移ｗＪを行なうために時間が掛り、またプロ
グラムを増力ρさせるという欠点を持つＯ 〔問題点を解決するための手段〕 本発明によると２組以上のボートｔ−有し、該ボートが
それぞれ独立に随時書込み、読出しできる記憶回路にお
いて、前記ボートの開音自由に接続。
のデータの移ｗＪを行なうために時間が掛り、またプロ
グラムを増力ρさせるという欠点を持つＯ 〔問題点を解決するための手段〕 本発明によると２組以上のボートｔ−有し、該ボートが
それぞれ独立に随時書込み、読出しできる記憶回路にお
いて、前記ボートの開音自由に接続。
切り離しできる手段を有することを特徴とする記憶回路
が得らｎる。
が得らｎる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の構成図を示す。第１図は２
つのボートを持つ：ＲＡ Ｍ （以下２ＰＯＲＴ肋自と
記す。）ｆｔ備えるもので、ボート７とボート８の間に
両者を接続する手段としてトラ／ファゲート６を設け、
ボート７とボート８を接続する。ｔＣトランス７丁ゲー
ト６の制御はトランスファゲート制御信号線５によって
行なう。またアドレス線１は、ボート７に、アドレス線
２はボート８に対するアドレス信号を入力するためのも
のである。ＲＡＭ制御信号線４はボート７及びボート８
による２ＰＯＲＴ ＲＡＭへのデータの書込み、読み出
しを制御するための信号を入力するためのものである。
つのボートを持つ：ＲＡ Ｍ （以下２ＰＯＲＴ肋自と
記す。）ｆｔ備えるもので、ボート７とボート８の間に
両者を接続する手段としてトラ／ファゲート６を設け、
ボート７とボート８を接続する。ｔＣトランス７丁ゲー
ト６の制御はトランスファゲート制御信号線５によって
行なう。またアドレス線１は、ボート７に、アドレス線
２はボート８に対するアドレス信号を入力するためのも
のである。ＲＡＭ制御信号線４はボート７及びボート８
による２ＰＯＲＴ ＲＡＭへのデータの書込み、読み出
しを制御するための信号を入力するためのものである。
またボート制御トランスファゲート、９および１０は、
ボート７．８をデータバスと切シ離したり接続したりす
るためのゲートで、その制御信号はボート制御信号１１
である〇第１図の２ＰＯＲＴ ＲＡＭにおいて通常の使
用時には、トランス７アゲート制御信号Ｍ５によシ、ト
ランスファゲート６を非導通状態にしておく。
ボート７．８をデータバスと切シ離したり接続したりす
るためのゲートで、その制御信号はボート制御信号１１
である〇第１図の２ＰＯＲＴ ＲＡＭにおいて通常の使
用時には、トランス７アゲート制御信号Ｍ５によシ、ト
ランスファゲート６を非導通状態にしておく。
このとき、ボート７とボート８は切υ離されているので
、従来の２ＦＯＲ，Ｔ ＲＡＭとまったく同じ動作する
。
、従来の２ＦＯＲ，Ｔ ＲＡＭとまったく同じ動作する
。
また、２ＦＯＲ，Ｔ ＲＡＭ内のアドレスＡのデータを
アドレスＢの所イ転送するときには、アドレス？Ｒ１よ
りアドレス人を、アドレス線２よシアドレスＢｉ入力す
る。ま几トランス７アゲート６はトラ／スフアゲート制
御信号線５によって導通状態にして２く。アドレス人の
データを読み出しボート７に出力し、トラ７スフアゲー
ト６、ボート８を経て、アドレスＢへのデータの書込み
ｔ行なう。
アドレスＢの所イ転送するときには、アドレス？Ｒ１よ
りアドレス人を、アドレス線２よシアドレスＢｉ入力す
る。ま几トランス７アゲート６はトラ／スフアゲート制
御信号線５によって導通状態にして２く。アドレス人の
データを読み出しボート７に出力し、トラ７スフアゲー
ト６、ボート８を経て、アドレスＢへのデータの書込み
ｔ行なう。
このようにしてアドレスＡよりのデータの読出しと、ア
ドレスＢへの畳込みは一つの命令で実行することができ
る。
ドレスＢへの畳込みは一つの命令で実行することができ
る。
以上説明したように、このようにすると、アドレスＡよ
りのデータの読出しとアドレスＢよシのデータの書込み
が同時に行なわれるため、ＲＡＭ内のデータの転送を高
速に、しかも一つの命令で実行することができる。また
Ｒ、ＡＭ内のデータの転送を行ている時には、ボート制
御トランスファゲート９及びｌＯを非導通状態にしてお
けば、従来のようにＲＡＭよりデータバスにデータ音読
み出すことなしに実行できるので、別の目的にバスを利
用できる。このためＲＡＭ内のデータの転送命令に％行
している時、バスを便用する別の命令を実行することが
可能となり、命令の並列処理実行による処理能力の同上
が可能である。
りのデータの読出しとアドレスＢよシのデータの書込み
が同時に行なわれるため、ＲＡＭ内のデータの転送を高
速に、しかも一つの命令で実行することができる。また
Ｒ、ＡＭ内のデータの転送を行ている時には、ボート制
御トランスファゲート９及びｌＯを非導通状態にしてお
けば、従来のようにＲＡＭよりデータバスにデータ音読
み出すことなしに実行できるので、別の目的にバスを利
用できる。このためＲＡＭ内のデータの転送命令に％行
している時、バスを便用する別の命令を実行することが
可能となり、命令の並列処理実行による処理能力の同上
が可能である。
なお、本実施例においてボートを接続する手段としてト
ランス７アゲートを用いて説明ｔしたが、ボートを接続
する手段として、トランス７丁ゲート以外の手段を用い
てもできることに明白でるる。
ランス７アゲートを用いて説明ｔしたが、ボートを接続
する手段として、トランス７丁ゲート以外の手段を用い
てもできることに明白でるる。
不発明にＲＡＭ内のデータの転送を高速にしかも一つの
命令で実行できる効果かめる。
命令で実行できる効果かめる。
第１図は本発明の一実施例の構成図、第２図は従来のも
のの一例の構成図である。 １〜２・・・・・・アドレス線、３・・・・・・ＲＡＭ
、４・・・・・・ＲＡＭ制御１Ｎ号線、５・・・・・・
トランス７アゲート制御信号線、６・・・・・・トラン
ス７丁ゲート％７〜８・・・・・・ボート、９〜１０・
・・・・・ボート制御トランスファゲート、１１・・・
・・・ボート制御信号線、１２・・・・・・アドレス線
、１３・・・・・・ＲＡＭ％ １４・・・・・・ボート
、１５・・・・・データバス、１６・・・・・・１４
Ａ Ｍ制仙ｊ線、１７・・・・Ｌ／レジスタト１］御線
、１８・・・・・・ボート制御トランスファゲート、１
９・・・・・・ボート制御信号線、２０・・・・・レジ
スタ。
のの一例の構成図である。 １〜２・・・・・・アドレス線、３・・・・・・ＲＡＭ
、４・・・・・・ＲＡＭ制御１Ｎ号線、５・・・・・・
トランス７アゲート制御信号線、６・・・・・・トラン
ス７丁ゲート％７〜８・・・・・・ボート、９〜１０・
・・・・・ボート制御トランスファゲート、１１・・・
・・・ボート制御信号線、１２・・・・・・アドレス線
、１３・・・・・・ＲＡＭ％ １４・・・・・・ボート
、１５・・・・・データバス、１６・・・・・・１４
Ａ Ｍ制仙ｊ線、１７・・・・Ｌ／レジスタト１］御線
、１８・・・・・・ボート制御トランスファゲート、１
９・・・・・・ボート制御信号線、２０・・・・・レジ
スタ。
Claims (1)
- ２組以上のボートを有し、該ボートがそれぞれ独立に随
時書込み、読出しできる記憶回路において、前記ボート
の間を自由に接続、切り離しできる手段を有することを
特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14503285A JPS625451A (ja) | 1985-07-01 | 1985-07-01 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14503285A JPS625451A (ja) | 1985-07-01 | 1985-07-01 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625451A true JPS625451A (ja) | 1987-01-12 |
Family
ID=15375830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14503285A Pending JPS625451A (ja) | 1985-07-01 | 1985-07-01 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625451A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
-
1985
- 1985-07-01 JP JP14503285A patent/JPS625451A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
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