JPS6148952A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6148952A JPS6148952A JP59170596A JP17059684A JPS6148952A JP S6148952 A JPS6148952 A JP S6148952A JP 59170596 A JP59170596 A JP 59170596A JP 17059684 A JP17059684 A JP 17059684A JP S6148952 A JPS6148952 A JP S6148952A
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- Japan
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- insulating substrate
- semiconductor pellet
- wires
- semiconductor device
- inner leads
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W72/50—Bond wires
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- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にモールド樹脂によって封止さ
れた外部端子数の多い半導体装置に関する。
れた外部端子数の多い半導体装置に関する。
従来の半導体装置において、モールド樹脂封止型のもの
は、一般にトランスファモールドによって′A迄される
ため、外部端子が外囲器の周囲に配置されたDIP型、
FP型に代表される。しかしながら外部端子数、が増え
、例えば200 pin以上のものになると、これらの
型のものはその構造上外囲器が非常に大きくなり、また
製造も非常に困難となる。外囲器をできるだけ小さくし
ようどすると、各外部端子間の間隙および端子幅を狭め
ざるを(3ず、各端子の曲がり、接触不良等の問題が生
ずる。
は、一般にトランスファモールドによって′A迄される
ため、外部端子が外囲器の周囲に配置されたDIP型、
FP型に代表される。しかしながら外部端子数、が増え
、例えば200 pin以上のものになると、これらの
型のものはその構造上外囲器が非常に大きくなり、また
製造も非常に困難となる。外囲器をできるだけ小さくし
ようどすると、各外部端子間の間隙および端子幅を狭め
ざるを(3ず、各端子の曲がり、接触不良等の問題が生
ずる。
このため、従来、外部端子数の多い半導体装置では、モ
ールド樹脂封止型のものではなく、セラミックパッケー
ジのP、G、A、やデツプキャリアといったものが用い
られている。しかしながらセラミックパッケージの半導
体装置には、製造工程が複雑になり、またコストが高く
なるという欠点がある。
ールド樹脂封止型のものではなく、セラミックパッケー
ジのP、G、A、やデツプキャリアといったものが用い
られている。しかしながらセラミックパッケージの半導
体装置には、製造工程が複雑になり、またコストが高く
なるという欠点がある。
そこで本発明は、外部端子数を多くしても外囲器が大ぎ
くなることがなく、かつ製造が容易であるモールド樹脂
封止型の半導体装置を提供することを目的とする。
くなることがなく、かつ製造が容易であるモールド樹脂
封止型の半導体装置を提供することを目的とする。
本発明の特徴は、モールド樹脂封止型の半導体装置にお
いて、半す体ペレットと、この半導体ペレットにワイヤ
ボンディングされたインナリードとを、導電性の細線を
多ri埋設した絶縁性基板にのせ、この絶縁性基板の少
なくとも一面が露出し、かつ、前記導電性の細線の一端
が前記露出面から突出し、前記導電性の細線の一部の他
端が前記インナリードに電気的接触するようにモールド
樹na封止して、外部端子数が多くても外囲器を大きく
する必要をなくし、しかも製造を容易にした点にある。
いて、半す体ペレットと、この半導体ペレットにワイヤ
ボンディングされたインナリードとを、導電性の細線を
多ri埋設した絶縁性基板にのせ、この絶縁性基板の少
なくとも一面が露出し、かつ、前記導電性の細線の一端
が前記露出面から突出し、前記導電性の細線の一部の他
端が前記インナリードに電気的接触するようにモールド
樹na封止して、外部端子数が多くても外囲器を大きく
する必要をなくし、しかも製造を容易にした点にある。
〔発明の実施例〕
以下本発明を図示する実施例に基づき説明する。
第1図はこの実施例に係る半導体装置の断面図である。
半導体ペレット1はベッド2の上にのせられ、更にベッ
ド2は絶縁性基板3の上にのせられる。半導体ペレット
1とインナリード4とは、従来の方法でボンディングワ
イヤ5により接続される。半導体ベレ”ット1、ベッド
2、絶縁性基板3、インナリード4、ボンディングワイ
ヤ5は、モールド樹脂6によって封止されるが、この際
、絶縁性基板3の一面が露出するようにする。第2図に
絶縁性基板3の部分断面図を示ず、この絶縁性基板3は
導電性の細線7を多数埋設しており、例えば金めつぎし
たステンレスワイヤを埋設したシリコンゴムで形成する
ことができる。また、市販のエラスヂックコネクタをそ
のまま利用することもできる。導電性IlI線7は絶縁
性基板の両面かられずかに先端が突出するようにする。
ド2は絶縁性基板3の上にのせられる。半導体ペレット
1とインナリード4とは、従来の方法でボンディングワ
イヤ5により接続される。半導体ベレ”ット1、ベッド
2、絶縁性基板3、インナリード4、ボンディングワイ
ヤ5は、モールド樹脂6によって封止されるが、この際
、絶縁性基板3の一面が露出するようにする。第2図に
絶縁性基板3の部分断面図を示ず、この絶縁性基板3は
導電性の細線7を多数埋設しており、例えば金めつぎし
たステンレスワイヤを埋設したシリコンゴムで形成する
ことができる。また、市販のエラスヂックコネクタをそ
のまま利用することもできる。導電性IlI線7は絶縁
性基板の両面かられずかに先端が突出するようにする。
第3図は第2図に示す絶縁性基板3の上面図である。導
電性口127の直径は12μm程度、埋設間隔は0.3
mm程度、先端突出部の長さは0.15rNnPi!度
にするのが好ましい。
電性口127の直径は12μm程度、埋設間隔は0.3
mm程度、先端突出部の長さは0.15rNnPi!度
にするのが好ましい。
このような構造により、各インナリードは絶縁性基板3
の露出面から突出している導電性細線7のいずれかに電
気的に接触することになり、この導電性細線7を介して
外部と電気的に接続可能となる。実際のプリント基板に
この半導体装置を実装する場合、インナリードの配置に
対応したパターンをプリント基板に作り、この半導体装
置をプリント基板に圧着ずればよい。このとき、実装位
置が多少ずれても、電気的接触に関しては何ら問題がな
い。
の露出面から突出している導電性細線7のいずれかに電
気的に接触することになり、この導電性細線7を介して
外部と電気的に接続可能となる。実際のプリント基板に
この半導体装置を実装する場合、インナリードの配置に
対応したパターンをプリント基板に作り、この半導体装
置をプリント基板に圧着ずればよい。このとき、実装位
置が多少ずれても、電気的接触に関しては何ら問題がな
い。
なお、モールド樹脂封止は従来のトランスファモールド
によって行うことができるが、この際絶縁性基板3とリ
ードフレームとをエポキシ樹脂のような接着剤で仮留め
するのが好ましい。
によって行うことができるが、この際絶縁性基板3とリ
ードフレームとをエポキシ樹脂のような接着剤で仮留め
するのが好ましい。
以上のとおり本発明によれば、モールド樹脂封止型の半
導体装置において、半導体ペレットと、この半導体ペレ
ットにワイヤボンディングされたインナリードとを、導
電性の細線を多数埋設した絶縁性基板にのせ、この導電
性のwJFAによってインナリードを外部と電気的に接
続できるようにしたため、外部端子数が多くても外囲器
を大きくする必要はなくなり、しかも製造が容易になる
。
導体装置において、半導体ペレットと、この半導体ペレ
ットにワイヤボンディングされたインナリードとを、導
電性の細線を多数埋設した絶縁性基板にのせ、この導電
性のwJFAによってインナリードを外部と電気的に接
続できるようにしたため、外部端子数が多くても外囲器
を大きくする必要はなくなり、しかも製造が容易になる
。
第1図は本発明に係る半導体装置の断面図、第2図は第
1図に示す絶縁性基板の拡大図、第3図は第1図に示す
絶縁性基板の上面図である。 1・・・半導体ペレット、2・・・ベッド、3・・・絶
縁性基板、4・・・インナリード、5・・・ボンディン
グヮイA7.6・・・モールド樹脂、7・・・導電性の
5ffl線。
1図に示す絶縁性基板の拡大図、第3図は第1図に示す
絶縁性基板の上面図である。 1・・・半導体ペレット、2・・・ベッド、3・・・絶
縁性基板、4・・・インナリード、5・・・ボンディン
グヮイA7.6・・・モールド樹脂、7・・・導電性の
5ffl線。
Claims (1)
- 【特許請求の範囲】 1、半導体ペレットと、この半導体ペレットにワイヤボ
ンディングされたインナリードと、厚み方向に沿つて導
電性の細線を多数埋設した絶縁性基板と、前記半導体ペ
レット、前記インナリード、および前記絶縁性基板を埋
設したモールド樹脂と、を有し、 前記絶縁性基板の少なくとも一面が前記モールド樹脂か
ら露出し、前記導電性の細線の各一端が前記露出面から
突出し、前記導電性の細線の一部の他端が前記インナリ
ードに電気的に接触していることを特徴とする半導体装
置。 2、絶縁性基板がシリコンゴムから成り、導電性の細線
が金めっきしたステンレスワイヤであることを特徴とす
る特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170596A JPS6148952A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170596A JPS6148952A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148952A true JPS6148952A (ja) | 1986-03-10 |
Family
ID=15907768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170596A Pending JPS6148952A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148952A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072289A (en) * | 1988-11-09 | 1991-12-10 | Nitto Denko Corporation | Wiring substrate, film carrier, semiconductor device made by using the film carrier, and mounting structure comprising the semiconductor device |
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| EP0811245A4 (en) * | 1995-09-27 | 1998-11-18 | Texas Instruments Inc | MICROELECTRONIC ARRANGEMENT WITH Z-AXIS CONDUCTIVE LAYER |
| EP0875936A3 (en) * | 1997-05-02 | 1999-05-26 | Shinko Electric Industries Co. Ltd. | Wiring substrate having vias |
-
1984
- 1984-08-16 JP JP59170596A patent/JPS6148952A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072289A (en) * | 1988-11-09 | 1991-12-10 | Nitto Denko Corporation | Wiring substrate, film carrier, semiconductor device made by using the film carrier, and mounting structure comprising the semiconductor device |
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6031280A (en) * | 1992-06-02 | 2000-02-29 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6271583B1 (en) | 1992-06-02 | 2001-08-07 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| EP0811245A4 (en) * | 1995-09-27 | 1998-11-18 | Texas Instruments Inc | MICROELECTRONIC ARRANGEMENT WITH Z-AXIS CONDUCTIVE LAYER |
| EP0875936A3 (en) * | 1997-05-02 | 1999-05-26 | Shinko Electric Industries Co. Ltd. | Wiring substrate having vias |
| US6093476A (en) * | 1997-05-02 | 2000-07-25 | Shinko Electric Industries Co., Ltd. | Wiring substrate having vias |
| KR100285113B1 (ko) * | 1997-05-02 | 2001-06-01 | 모기 쥰이찌 | 배선기판 |
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