JPS6148973A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6148973A JPS6148973A JP59170699A JP17069984A JPS6148973A JP S6148973 A JPS6148973 A JP S6148973A JP 59170699 A JP59170699 A JP 59170699A JP 17069984 A JP17069984 A JP 17069984A JP S6148973 A JPS6148973 A JP S6148973A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- transistor
- regions
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バイポーラ形半導体集積回路に用いるＮＰＮ
半導体装置に関する。
半導体装置に関する。
従来例の構成とその問題点
バイポーラ形半導体集積回路は、ＮＰＮ及びＰＮＰ ト
ランジスタ、ダイオード、抵抗等多数の回路素子が半導
体チップ上に形成され、所望の回路動作をさせるべく、
これらの素子を相互に接続したものであることはよく知
られている。
ランジスタ、ダイオード、抵抗等多数の回路素子が半導
体チップ上に形成され、所望の回路動作をさせるべく、
これらの素子を相互に接続したものであることはよく知
られている。
ところで、この集積回路で最も多く用いられている素子
はＮＰＮ）ランジスタであるが、この素子が飽和領域に
入った場合、寄生効果にもとづく不都合、をひき起す場
合があることは周知である。
はＮＰＮ）ランジスタであるが、この素子が飽和領域に
入った場合、寄生効果にもとづく不都合、をひき起す場
合があることは周知である。
以下ＮＰＮ トランジスタの構造とその問題点を、第１
図により説明する。即ち第１図は半導体集積回路に用い
られるＮＰＮ トランジスタの断面構造を示すものであ
り、Ｐ型シリコン基板１に、Ｎ型埋込領域２，１２が拡
散され、Ｎ型エピタキシャル層３が成長され、さらに−
、Ｐ型分離拡散領域４により素子領域３，１３が他の素
子領域から分離される。エピタキシャル層の素子領域３
，１３内にはそれぞれＰ型ベース領域５，１５が形成さ
れ、領域５，１５内にＮイエεツタ領域６，１６が形成
すれ、Ｎ型エピタキシャル層領域３ 、１３ｉコレクタ
とするＮＰＮトランジスタ構造になる。領域７．１７は
コレクタ電極をとり出すためのＮ型拡散領域であり、領
域５，６，７，１５，１６゜１７にはそれぞれ電極８，
９，１０．１８，１９゜２０をとり付けることにより、
２つのＮＰＮ ）ランジスタ３１．３２は構成される。
図により説明する。即ち第１図は半導体集積回路に用い
られるＮＰＮ トランジスタの断面構造を示すものであ
り、Ｐ型シリコン基板１に、Ｎ型埋込領域２，１２が拡
散され、Ｎ型エピタキシャル層３が成長され、さらに−
、Ｐ型分離拡散領域４により素子領域３，１３が他の素
子領域から分離される。エピタキシャル層の素子領域３
，１３内にはそれぞれＰ型ベース領域５，１５が形成さ
れ、領域５，１５内にＮイエεツタ領域６，１６が形成
すれ、Ｎ型エピタキシャル層領域３ 、１３ｉコレクタ
とするＮＰＮトランジスタ構造になる。領域７．１７は
コレクタ電極をとり出すためのＮ型拡散領域であり、領
域５，６，７，１５，１６゜１７にはそれぞれ電極８，
９，１０．１８，１９゜２０をとり付けることにより、
２つのＮＰＮ ）ランジスタ３１．３２は構成される。
ＮＰＮ ）ランジスタを説明するために、トランジスタ
３１．３２の二つを導入したのは、以下に述べる問題点
の説明のためである。
３１．３２の二つを導入したのは、以下に述べる問題点
の説明のためである。
集積回路中に含まれるＮＰＮトランジスタの動作状態は
、大別して活性領域での動作と飽和領域での動作との二
つがあるが、ここで問題にするのは飽和領域で動作させ
る場合である。
、大別して活性領域での動作と飽和領域での動作との二
つがあるが、ここで問題にするのは飽和領域で動作させ
る場合である。
トランジスタを飽和領域で使用する場合、確実に飽和さ
せるため、十分なペース電流が供給されるように設計さ
れる。いま、第１図のトランジスタ３１が飽和したとす
ると、同トランジスタ３１０ペース、コレクタ間は順方
向にバイアスされる。
せるため、十分なペース電流が供給されるように設計さ
れる。いま、第１図のトランジスタ３１が飽和したとす
ると、同トランジスタ３１０ペース、コレクタ間は順方
向にバイアスされる。
したがってペース領域６からコレクタ領域３へはホール
が注入される。
が注入される。
ところで基板１及び分離拡散領域４は通常集積回路中の
最低電位である接地電極に接続されているため、領域３
に注入されたホールは基板１及び分離拡散領域４に吸い
込まれる。つまりトランジスタ３１を飽和させるのに必
要であったペース電流以外のペース電流は、Ｐ型頭域５
をエミッタ、Ｎ型領域３をペースに、Ｐ属領域１．４を
コレクタとする寄生的なＰＮＰトランジスタの二ビック
電流となる。この電流は、最終的にはＰ属領域１゜４を
通り、最低電位である接地電極に流れ込むが、Ｐ属領域
１，４の有する抵抗値のため、トランジスタ３１の近く
のＰ属領域１，４の電位を上昇させる。この現象は、以
下に述べる理由により集積回路の正常な動作を妨げる。
最低電位である接地電極に接続されているため、領域３
に注入されたホールは基板１及び分離拡散領域４に吸い
込まれる。つまりトランジスタ３１を飽和させるのに必
要であったペース電流以外のペース電流は、Ｐ型頭域５
をエミッタ、Ｎ型領域３をペースに、Ｐ属領域１．４を
コレクタとする寄生的なＰＮＰトランジスタの二ビック
電流となる。この電流は、最終的にはＰ属領域１゜４を
通り、最低電位である接地電極に流れ込むが、Ｐ属領域
１，４の有する抵抗値のため、トランジスタ３１の近く
のＰ属領域１，４の電位を上昇させる。この現象は、以
下に述べる理由により集積回路の正常な動作を妨げる。
即ち、いま、動作状態にあるトランジスタ３２のコレク
タ電位が、持ち上げられたＰ属領域１．４の電位よりも
低かったとすると、Ｐ属領域１，４と、トランジスタ３
２のコレクタは順方向にバイアスされる。トランジスタ
３２のペース１５と工ばツタ１６は順方向にバイアスさ
れているから、ここに、Ｐ属領域１．４をアノード、コ
レクタ１３を第２ゲート、ペース１６を第１ゲート、エ
ミッタ１６をカソードとする寄生的な四層構造のサイリ
スタが構成さトランジスタ３１の周辺の分離領域４を最
低電位である接地電極と接続して、Ｐ属領域１．４の電
位の上昇を防止することであるが、多数の素子で複雑に
構成された集積回路中の飽和に入るトランジスタの近く
まで、接地電極を引き込むことは、各所に配線の交差を
伴ない、パターンの設計が非常に煩雑になるのみならず
、チップサイズの増大をまねくのである。
タ電位が、持ち上げられたＰ属領域１．４の電位よりも
低かったとすると、Ｐ属領域１，４と、トランジスタ３
２のコレクタは順方向にバイアスされる。トランジスタ
３２のペース１５と工ばツタ１６は順方向にバイアスさ
れているから、ここに、Ｐ属領域１．４をアノード、コ
レクタ１３を第２ゲート、ペース１６を第１ゲート、エ
ミッタ１６をカソードとする寄生的な四層構造のサイリ
スタが構成さトランジスタ３１の周辺の分離領域４を最
低電位である接地電極と接続して、Ｐ属領域１．４の電
位の上昇を防止することであるが、多数の素子で複雑に
構成された集積回路中の飽和に入るトランジスタの近く
まで、接地電極を引き込むことは、各所に配線の交差を
伴ない、パターンの設計が非常に煩雑になるのみならず
、チップサイズの増大をまねくのである。
発明の目的
本発明の目的は、半導体集積回路に用いられるＮＰＮ
トランジスタが、飽和領域で動作するときにひき起す不
都合を、単純な構成で解決する半導体素子を提供するに
あル。
トランジスタが、飽和領域で動作するときにひき起す不
都合を、単純な構成で解決する半導体素子を提供するに
あル。
発明の構成
本発明は、Ｐ型半導体基板上に選択的に形成されたＮ型
埋込拡散領域、前記基板および前記埋込拡散領域上にＮ
型エピタキシャル領域、前記エピタキシャル領域を貫通
して前記基板に到達するＰ型分離拡散領域、前記分離拡
散領域で分離画定された領域内に第１および第２のＰ属
領域、前記第１のＰ型頭域内にＮ型領域をそなえ、かつ
、前記Ｈ属領域と前記第２のＰ属領域とを電気的に接続
した構造の半導体装置であり、これにより、ＮＰＮトラ
ンジスタ構造での飽和動作時のペース、コレクタ間に発
生する電流（正孔による電流）を工ばツタ電流として吸
い込み、寄生的なＰＮＰ ｌ−ランジスタの作用を顕著
に減じることができる。
埋込拡散領域、前記基板および前記埋込拡散領域上にＮ
型エピタキシャル領域、前記エピタキシャル領域を貫通
して前記基板に到達するＰ型分離拡散領域、前記分離拡
散領域で分離画定された領域内に第１および第２のＰ属
領域、前記第１のＰ型頭域内にＮ型領域をそなえ、かつ
、前記Ｈ属領域と前記第２のＰ属領域とを電気的に接続
した構造の半導体装置であり、これにより、ＮＰＮトラ
ンジスタ構造での飽和動作時のペース、コレクタ間に発
生する電流（正孔による電流）を工ばツタ電流として吸
い込み、寄生的なＰＮＰ ｌ−ランジスタの作用を顕著
に減じることができる。
実施例の説明
第２図は本発明の一実施例を示す平面図であり、第３図
は第２図の人−人′断面図である。
は第２図の人−人′断面図である。
各領域の番号は、第１図の従来例の番号と対応している
のであるが、第２図、第３図の場合、コレクタ領域３の
中に、ペース領域６に近接させて、Ｐ型頭域２６を形成
し、このＰ型頭域２６を工εツタ領域６に接続している
ことである。
のであるが、第２図、第３図の場合、コレクタ領域３の
中に、ペース領域６に近接させて、Ｐ型頭域２６を形成
し、このＰ型頭域２６を工εツタ領域６に接続している
ことである。
以下、第２図及び第３図を用いて本発明を説明する。即
ち工ばフタ６．ベース６、コレクタ３゜よシなるＮＰＮ
）ランジスタが飽和に入った場合、ベース領域６をエミ
ッタ、コレクタ領域３をペース、領域１及び４をコレク
タとする寄生的なトランジスタが形成され、回路動作２
に不都合を起すことはすでに述べたところであるが、本
発明の主要構成であるＰ型領域２５は、ベース領域６よ
シも低い電位にある工εツタ領域６に接続されているた
め、ベース領域５からコレクタ領域３に注入されたホー
ル（正孔電流）を吸い込み、エミッタ電極９へと流出さ
せ、領域１及び４に流れる電流を大幅に減少させる。こ
の場合、領域２５は領域５をと９囲む範囲が広いほど、
この効果は大であるといえる。
ち工ばフタ６．ベース６、コレクタ３゜よシなるＮＰＮ
）ランジスタが飽和に入った場合、ベース領域６をエミ
ッタ、コレクタ領域３をペース、領域１及び４をコレク
タとする寄生的なトランジスタが形成され、回路動作２
に不都合を起すことはすでに述べたところであるが、本
発明の主要構成であるＰ型領域２５は、ベース領域６よ
シも低い電位にある工εツタ領域６に接続されているた
め、ベース領域５からコレクタ領域３に注入されたホー
ル（正孔電流）を吸い込み、エミッタ電極９へと流出さ
せ、領域１及び４に流れる電流を大幅に減少させる。こ
の場合、領域２５は領域５をと９囲む範囲が広いほど、
この効果は大であるといえる。
発明の効果
本発明の半導体装置によれば、集積回路中のＮＰＮ）ラ
ンジスタの飽和にもとづく集積回路動作の不都合を、設
計上の煩雑さ、チップ占有面積の過度の増大をまねくこ
となく、容易に解消でき、実用的価値は大きいといえる
、
ンジスタの飽和にもとづく集積回路動作の不都合を、設
計上の煩雑さ、チップ占有面積の過度の増大をまねくこ
となく、容易に解消でき、実用的価値は大きいといえる
、
第１図は半導体集積回路に用いられるＮＰＮ トランジ
スタの断面構造を示す図、第２図は本発明にかかる半導
体素子の一実施例の平面図、第３図は第２図の人−に断
面を示す図である。 １・・・・・・Ｐ型基板、２．１２・・・・・・Ｎ型埋
込拡散領Ｌ３．１３・・・・・Ｎ型エピタキシャル領域
、４・・・・・・Ｐ型分離拡散領域、６．１５・・・・
・Ｐ型ベース拡散領域、６，１６・・・・・・Ｈイエ＜
７タ拡散領域、７゜１７・・・・・・Ｎ型拡散領域、８
．１８・・川・ベース電極、９．１９・・・・・・工ε
ツタを極、１０．２０・・・・・・コレクタ電極、２５
・・・・・・Ｐ型領域、３１．３２・・・・・・ＮＰＮ
）ランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
スタの断面構造を示す図、第２図は本発明にかかる半導
体素子の一実施例の平面図、第３図は第２図の人−に断
面を示す図である。 １・・・・・・Ｐ型基板、２．１２・・・・・・Ｎ型埋
込拡散領Ｌ３．１３・・・・・Ｎ型エピタキシャル領域
、４・・・・・・Ｐ型分離拡散領域、６．１５・・・・
・Ｐ型ベース拡散領域、６，１６・・・・・・Ｈイエ＜
７タ拡散領域、７゜１７・・・・・・Ｎ型拡散領域、８
．１８・・川・ベース電極、９．１９・・・・・・工ε
ツタを極、１０．２０・・・・・・コレクタ電極、２５
・・・・・・Ｐ型領域、３１．３２・・・・・・ＮＰＮ
）ランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- Ｐ型半導体基板上に選択的に形成されたＮ型埋込拡散領
域、前記基板および前記埋込拡散領域上にＮ型エピタキ
シャル領域、前記エピタキシャル領域を貫通して前記基
板に到達するＰ型分離拡散領域、前記分離拡散領域で分
離画定された領域内に第１および第２のＰ型領域、前記
第１のＰ型領域内にＮ型領域をそなえ、かつ、前記Ｎ型
領域と前記第２のＰ型領域とを電気的に接続してなる半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170699A JPS6148973A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170699A JPS6148973A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148973A true JPS6148973A (ja) | 1986-03-10 |
Family
ID=15909755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170699A Pending JPS6148973A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068702A (en) * | 1986-03-31 | 1991-11-26 | Exar Corporation | Programmable transistor |
| JPH07222918A (ja) * | 1994-02-14 | 1995-08-22 | Tokushu Kika Kogyo Kk | 液体と他の物質の混合方法及び混合装置 |
-
1984
- 1984-08-16 JP JP59170699A patent/JPS6148973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068702A (en) * | 1986-03-31 | 1991-11-26 | Exar Corporation | Programmable transistor |
| JPH07222918A (ja) * | 1994-02-14 | 1995-08-22 | Tokushu Kika Kogyo Kk | 液体と他の物質の混合方法及び混合装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| JPS6142862U (ja) | 縦形ｐｎｐトランジスタを含む集積回路 | |
| JP3302275B2 (ja) | 半導体デバイス | |
| JPS6148973A (ja) | 半導体装置 | |
| JP3459532B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPS6359262B2 (ja) | ||
| JPS6060753A (ja) | 半導体装置 | |
| JPS627160A (ja) | 半導体装置 | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JPS6116569A (ja) | 半導体集積回路装置 | |
| JPS58186959A (ja) | 半導体装置 | |
| JPS62179142A (ja) | 半導体装置 | |
| JPS6223465B2 (ja) | ||
| JPS6089960A (ja) | 半導体集積回路装置 | |
| JPS60260153A (ja) | 半導体装置 | |
| JPS5922363A (ja) | ダ−リントン接続トランジスタ | |
| JPH0121632B2 (ja) | ||
| JPS6083361A (ja) | 半導体装置 | |
| JPH0236538A (ja) | 半導体装置 | |
| JPH09116021A (ja) | 半導体集積回路とその製造方法 | |
| JPH0314224B2 (ja) | ||
| JPH0770709B2 (ja) | 半導体素子の入力保護装置 | |
| JPS628565A (ja) | 半導体装置 | |
| JPS6197969A (ja) | 半導体装置 | |
| JPS60262464A (ja) | 半導体装置 |