JPS5922363A - ダ−リントン接続トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板内に一体的に作り込丑れ、己か仏
ダーリントン接続されたダーリントン接、続トランジス
タに関するもので、半導体集積回路内に作り込まれるダ
ーリントン回路あるいは単一素子として形成されるダー
リントン接続トランジスタとして実現され、リニア半導
体集積回路を用いて構成される各種電気機器あるいは出
力回路部にダーリントン回路を含む各種の回路装置に広
く利用されるものである。

従来例の構成とその問題点 ダーリントン回路は、各種増幅滞の出力回路部として、
あるいは、スイッチング回路装置のスイノチング回路部
として多用されている。このような回路部としてダーリ
ントン回路を動作させた場合、ダーリントン接続された
トランジスタの動作領域が飽和領域にあるときの飽和電
圧が高くなり、出力特性面で支障をきたすおそれがある
。すなわち、第１図で示すように入力段トランジスタ１
と出力段トランジスタ２とを相互結線して構成したダー
リントン回路では、出力段トランジスタ２のコレクタエ
ミッタ間飽和電圧（ＶｃＥｓａｔ　）が入力段トランジ
スタ１のコレクタエミッタ間飽和電圧（ＶｃＥｓａｔ　
）で制限される。このため、出力段トランジスタ２のＶ
　ＣＥ　Ｓ　ａ　ｔ　ば、そのペースエミッタ間電圧（
ＶＢＥ）　　以下にはならない。このような不都合を排
除するため、第２図で示すように、入力段トランジスタ
１のコレクタと出力段トランジスタ２のコレクタとの間
に、ダイオード３を接続するとともに、人力段トランジ
スタ１のコレクタとダイオード３との接続点をコレクタ
端子、捷だ、出力段トランジスタ２のコレクタとダイオ
ード３との接続点を出力端子４とし、さらに、ダイオー
ド３の接続方向をコレクタ端子への印加電圧でダイオー
ド３が順方向バイアスされるようと定め、出力端子４か
らみた出力段トランジスタ２のＶ　ＣＥ　Ｓ　ａ　ｔ　
　を入力段トランジスタ１で制限される”ＣＥＩＩ＋”
　　よりもダイオードの順電圧降下（ＶＤ）分だけ低下
させるようにした回路か１すでに知られている。

ところで、ダーリントン回路も、半導体集積回路内に作
り込まれたトランジスタをダーリントン接続すること、
あるいは、単一の半導体基板の中に複数個のトランジス
タを作り込み、これらをダーリントン接続し単一のトラ
ンジスタとした、いわゆるダーリントン接続トランジス
タとされるに至っている。このダーリントン接続トラン
ジスタの構成を、第２図で示した回路構成とする場合、
従来は、半導体基板のトランジスタの作り込み領域とは
別個の部分に確保した半導体基板部分にダイオードを作
り込み、これらを相互結線する方法が採られている。

この方法では、ダイオードを作り込むための半導体基板
部分の確保が必要であるため、使用する半導体基板の面
積が増し、半導体装置のコストが高１俺する。また、リ
ニア半導体集積回路によっては、ダーリントン接続トラ
ンジスタの作り込みが多数に及ぶ場合があり、実質的に
集積度が低下すること、相互配線が複雑化することなど
の問題があった。

発明の目的 本発明は、上記のダーリントン接続トランジスタの問題
点を排除し、ダーリントン接続トランジスタの作り込み
に必要とされる半導体基板面積を必要最小限に抑えてコ
ストの低減をはかること、リニア半導体集積回路にあっ
ては、併せて、集積度の低下を防止するとともに、相互
配線の複雑化を避けることを目的とするものである。

発明の構成 上記の目的を達成することのできる本発明のダーリント
ン接続トランジスタの構成は、単一の半導体基板内に入
力段トランジスタと出力段トランジスタを各別に作り込
むとともに、出力段トランジスタのコレクタ領域内でベ
ース領域形成部分とは異る部分に、・ベース領域と同一
導電型のダイオード形成領域を作り込み、この領域とコ
レクタ領域とをダイオードの三領域々なし、さらに、ダ
イオード形成領域にも電極を設け、人力段トランジスタ
、出力段トランジスタならびにダイオードの相互間を第
２図で示した回路構成となるよう相互接続したものとな
っている。

実施例の説明 第３図は、バイポーラ半導体集積回路内に作り込まれた
本発明のダーリントン接続トランジスタの構造を例示す
る断面図である。図示するように、Ｐ型シリコン基板５
の上に形成したＮ型エピタキシャル層６をｐ　＋型絶縁
分離拡散領域７で島状に分離してＮ型エピタキシャル島
領域６１と６２が形成される。

Ｎ型エピタキシャル島領域６１の中ＫＰ＋Ｗペース領域
８が、さらにこの中へＮ＋型エミッタ領域９が作り込ま
れて入力段トランジスタが形成されている。なお、１０
はＮ＋型埋込コレクタ領域であり、この領域には、Ｎ型
エピタキシャル島領域６１を貫通するＮ″−型コンタク
ト領域（コレクタウオール拡散領域）１１が接続されて
いる。

一方、Ｎ型エピタキシャル島領域６２の中にもＰ＋型ベ
ース領域１２、Ｎ’−型エミッタ領域１３が作り込寸れ
て出力段トランジスタが形成されている。

ところで、この出力段トランジスタの中には、第２図で
示したダイオードを作り込むわけであるが、本実施例で
は、Ｎ″−型埋込コレクタ領域１４に繋るＮ＋型コンタ
クト領域１５の中へＰ十型領域１６を形成することによ
り、出力段トランジスタのコレクタ領域をカソード領域
とするダイオードが作り込まれる。このようにしてダイ
ケート゛を作り込むと、Ｎ＋型コンタクト領域１５のシ
リコン基板の主面に露呈する面積が減少し、このま址で
は、コレクタ電極を形成することが困難になる場合があ
る。この不都合を回避するには、図示するように、Ｎ＋
型コンタクト領域に繋る関係を成立させてＮ−１−型領
域１７を作り込めばよい。

なお、図示したＰ＋型ベース領域８，１２およびダイオ
ード形成用の戸型領域１６は、半導体集積回路のベース
拡散工程で同時に作り込寸れ、寸た、Ｎ″−型エミッタ
領域９，１３およびＮ十型頌域１７はエミッタ拡散工程
で同時に作り込まれる。このようにして、入力段トラン
ジスタ、１１１３力段トランジスタならびにダイオード
を作り込んだのち、シリコン基板上を覆う絶縁膜（Ｓｉ
Ｏ２膜）７８にコンタクト窓を穿ぢ、両トう／ジスタの
コレクタ、ベースおよびエミッタ領域ならびにダイオー
ドのアノード領域となるＰ（−型領域にオーミック接触
する電極１９，２０，２１．２２，２３．２４および２
５を形成する。なお、人力段トランジスタのコレクタ電
極１９とダイオードノアノード電極２６ならびに入力段
トランジスタのエミッタ電極２１と出力段トランジスタ
のベース電極２３は、それぞれ相互配線層によって相互
接続される。

以上説明した構造により、第２図で示した回路構成のダ
ーリントン接続トランジスタがバイポーラ半導体集積回
路の中に作り込まれる。

発明の効果 り、上、−例を示して説明したところから明らかなよう
に、本発明のダーリントン接続トランジスタでは、出力
段トランジスタのＶ　ＣＥ　Ｓ　ａ　ｔ　を低下させる
ためのダイオードを含んではいるが、これを作り込むた
めに、特定の半導体基板部分を確保する必要がなく、ダ
イオードの作り込みによって半導体基板面積が増加し、
コストが高騰する不都合はきたさない。このことは、ダ
イオードの作り込みがなされても半導体基板集積回路の
集積度の低下が起らないことを意味する。

寸だ、本発明のダーリントン接続トランジスタでは、ダ
イオードが含まれているものの、相互結線は、トランジ
スタのみの場合と同じでよく、シたがって、ダイオード
の付加で相互結線箇所が増すおそれは全くなく、相互配
ａが複雑となることもない。

さらに、本発明のダーリントン接続トランジスタは、そ
の作り込みにあたり、不純物拡散あるいはイオン注入の
ためのマスクを一部変更するのみでよいため、基本製造
プロセスに変更をもたらすこともない。

なお、第２図からも明らかなように、ダイオードは出力
段トランジスタに直列接続されるものであるため、実動
作時には出・力投トランジスタのコレクタ電流が流れる
。このため、トランジスタとは独立にダイオードを作り
込む従来法では、出力段トランジスタと等しい基板面積
を必要としたが、本発明によれは、これがほぼ零となる
ため、ダーリントン回路部のみに限って言えば、出力段
トランジスタ１個分の基板面積が節約されたことになる
。

以上、１つの例を示して本発明を説明したが、本発明の
ダーリントン接続トランジスタな］１、第３図で示した
構造部分のみを単一の半導体基板内に作り込み、単一素
子さして完成させても、Ｊ、い。また、ダイオード形成
用の領域の作り込みも、図示した部分に特定されるもの
ではなく、出力段トランジスタのコレクタ領域内になさ
れれは゛」：い。

【図面の簡単な説明】

第１図−、ダーリントン回路の代表的な回路構成図、第
２図は出力段トランジスタのコレクタエミッタ間飽和電
圧を低下させるだめのダイオードを含むダーリントン回
路の構成図、第３図はバイポーラ半導体集積回路内に作
り込まれた本発明のダＩＪントン接続トランジスタの構
造を示す断面図である。 １・・・・・・人力段トランジスタ、２・・・・・・出
力段トランジスタ、３・・・・・ダイオード、４・・・
・・・出力端子、５・・・・・・Ｐ型シリコン基板、６
・・・・・・Ｎ型エピタキシャル層、６１．６２・・・
・・・Ｎ型エピタキシャル島領域、７・・・・・・Ｐｌ
−型組ボ４分Ｍｔ拡散領域、８，１２・・・・・・Ｐ″
−型ヘース（ｄ４域、９７．１３・・・・・・Ｎ１−型
エミッタ領域、１０．１４・・・・・・Ｎ″−型埋込コ
レクタ領域、１１．１１５・・・・・Ｎ　型コンタクト
６貞１或（コレクタ用）１６・・・・・・ダイオード形
成用のＰ　型領域、１７・・・・・・コレクタコノタク
ト面確保用のＮ″−型領域、１８・・・・・・絶縁膜、
１９〜２６・・・・・・電極。 イヤ押入の■タ　弁理士　中　犀　敏　男　ほか１名第
１ｒＩＡ 第２図

Claims (3)

【特許請求の範囲】
1. （１）単一の半導体基板内に、入力段トランジスタと出
   力段トランジスタとを互いに独立させて作り込み、同出
   力段トランジスタのコレクタ領域内でベース領域形成部
   分とは異る部分に、ベース領域と同一導電型のダイオー
   ド形成領域を作り込み、同ダイオード形成領域と前記コ
   レクタ領域をダイオードの三領域となし、前記入力段ト
   ランジスタのコレクタ領域をダイオード形成領域へ、前
   記入力段トランジスタのエミッタ領域をｆｆ１Ｊ記出力
   段出力ンジスタのベース領域へそれぞれ接するとともに
   、前記出力段トランジスタのコレクタ領域に出力取出用
   電極を設けたことを特徴とするダーリントン接続トラン
   ジスタ。
2. （２）ダイオード形成領域の作り込み部が、出力段トラ
   ンジスタのコレクタ領域内に形成されたｊｌ／ｌ／フタ
   コンタクト域であることを特徴とする特許請求の範囲第
   １項に記載のダーリントン接続トランジスタ。
3. （３）　　ダイオード形成領域の周囲で、コレクタコン
   タクト用領域が半導体基板の主面と平行な方向に拡張さ
   れていることを特徴とする特許請求の範囲第１項に記載
   のダーリントン接続トランジスタ。