JPS6149260A - チヤネル処理装置 - Google Patents
チヤネル処理装置Info
- Publication number
- JPS6149260A JPS6149260A JP59171146A JP17114684A JPS6149260A JP S6149260 A JPS6149260 A JP S6149260A JP 59171146 A JP59171146 A JP 59171146A JP 17114684 A JP17114684 A JP 17114684A JP S6149260 A JPS6149260 A JP S6149260A
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- JP
- Japan
- Prior art keywords
- processing device
- channel processing
- service processor
- processor
- signal
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムのチャネル処理装置に係り、
特にサービスプロセッサがチャネル処理装置に発する各
種指令を受信するための制御方式に関する。
特にサービスプロセッサがチャネル処理装置に発する各
種指令を受信するための制御方式に関する。
中規模以上の情報処理システムにおいては、各種構成装
置の監視、試験、初期設定等を制御するために、それら
の装置を制御するサービスプロセッサを設けることが多
い。
置の監視、試験、初期設定等を制御するために、それら
の装置を制御するサービスプロセッサを設けることが多
い。
第３図はサービスプロセッサを有する情報処理システム
の構成の一例を示す図である。この例では、２台の中央
処理装置１、主記憶装置２、チャネル処理装置３が制御
装置４に接続されて、制御装置４によりそれらの装置間
相互の通信を制御することにより、１つの情報処理シス
テムを１）ケ成している。
の構成の一例を示す図である。この例では、２台の中央
処理装置１、主記憶装置２、チャネル処理装置３が制御
装置４に接続されて、制御装置４によりそれらの装置間
相互の通信を制御することにより、１つの情報処理シス
テムを１）ケ成している。
サービスプロセッサ５はシステム内の前記のような各装
置の、初期化、リセット、障害等の情報記録、状態監視
等の処理を行うために設けられ、制御装置４に接続して
共通のインタフェースによって各装置との通信を可能と
すると共に、破線によって概念的に示すように、対象の
装置ごとの専用インクフェースを設けて、サービスプロ
セッサ５が各装置１．２．３等を直接に制御することを
可能としている。
置の、初期化、リセット、障害等の情報記録、状態監視
等の処理を行うために設けられ、制御装置４に接続して
共通のインタフェースによって各装置との通信を可能と
すると共に、破線によって概念的に示すように、対象の
装置ごとの専用インクフェースを設けて、サービスプロ
セッサ５が各装置１．２．３等を直接に制御することを
可能としている。
第４図はこのようなチャネル処理装置３における専用イ
ンタフェースの一構成例である。 。
ンタフェースの一構成例である。 。
プロセッサ１０はチャネル処理装置３全般の制御論理を
実行するプロセッサであって、信号線１）．１２によっ
て制御装置４と接続し、主として中央処理装置１と制御
情報を授受して、指定された入出力処理を実行する。
実行するプロセッサであって、信号線１）．１２によっ
て制御装置４と接続し、主として中央処理装置１と制御
情報を授受して、指定された入出力処理を実行する。
サービスプロセッサ５は信号線１５．１６によって、チ
ャネル処理装置３のコマンド処理回路１７と接続する。
ャネル処理装置３のコマンド処理回路１７と接続する。
コマンド処理回路１７はサービスプロセッサ５からのコ
マンド情報を受信すると、プロセッサ１０の内部レジス
タ等に接続する一群の信号綿１８の所要の信号線に信号
を出力して、該内部レジスタ等の強制的な設定、あるい
は信号線１９への読出し等を行う。
マンド情報を受信すると、プロセッサ１０の内部レジス
タ等に接続する一群の信号綿１８の所要の信号線に信号
を出力して、該内部レジスタ等の強制的な設定、あるい
は信号線１９への読出し等を行う。
信号線１９へ読み出した信号はコマンド処理回路１７が
サービスプロセッサ５へ中継する。
サービスプロセッサ５へ中継する。
このような専用のインクフェースを使用することによっ
て、サービスプロセッサ５は相手の装置例えば中央処理
装置１の内部レジスタの内容を直接読み取り、あるいは
内部レジスタに所要の値を強制的に設定したりすること
ができ、それによって該装置のきめ細かな試験等を可能
とするように構成されている。
て、サービスプロセッサ５は相手の装置例えば中央処理
装置１の内部レジスタの内容を直接読み取り、あるいは
内部レジスタに所要の値を強制的に設定したりすること
ができ、それによって該装置のきめ細かな試験等を可能
とするように構成されている。
しかし、このような直接制御の方法によれば、この制御
の行われている間は、相手装置では一般に本来のり１作
が中断される。このために、チャネル処理装置３のよう
に、入出力装置のデータ転送等の動作に実時間で同期し
て処理しなければ、データの消失等の不都合を生じる可
能性のある装置については、サービスプロセッサ５から
の直接的な制御の方法を利用できる場合が非常に制限さ
れる。
の行われている間は、相手装置では一般に本来のり１作
が中断される。このために、チャネル処理装置３のよう
に、入出力装置のデータ転送等の動作に実時間で同期し
て処理しなければ、データの消失等の不都合を生じる可
能性のある装置については、サービスプロセッサ５から
の直接的な制御の方法を利用できる場合が非常に制限さ
れる。
又、直接的制御を行う場合には、チャネル処理装置５等
の内部の構成等をすべて認識して、サービスプロセッサ
３からの制′４１■を構成することが当然必要であるの
で、装置が複雑化するに従いサービスプロセッサ３の制
御機能構成上の困難性が次第に増加している。
の内部の構成等をすべて認識して、サービスプロセッサ
３からの制′４１■を構成することが当然必要であるの
で、装置が複雑化するに従いサービスプロセッサ３の制
御機能構成上の困難性が次第に増加している。
このような状況から、特にチャネル処理装置３のように
実時間性の強い装置に対して、従来サービスプロセッサ
からの適切な制御方式が無いという問題があった。
実時間性の強い装置に対して、従来サービスプロセッサ
からの適切な制御方式が無いという問題があった。
前記の問題点は、サービスプロセッサからチャネル処理
装置に対して指令信号を転送するに際して、該サービス
プロセッサの発行する特定のコマンドに従って、該チャ
ネル処理装置に割込み要求信号を発生する手段、及び該
割込み要求を受信することによって起動され、上記サー
ビスプロセッサからの指令情報を受信する手段により構
成される木筆１の発明のチャネル処理装置によって解決
される。
装置に対して指令信号を転送するに際して、該サービス
プロセッサの発行する特定のコマンドに従って、該チャ
ネル処理装置に割込み要求信号を発生する手段、及び該
割込み要求を受信することによって起動され、上記サー
ビスプロセッサからの指令情報を受信する手段により構
成される木筆１の発明のチャネル処理装置によって解決
される。
このような構成において、該チャネル処理装置がすべて
の割込み要求信号を受け付けない所定の状態にある場合
には、上記特定のコマンドにより発生される信号によっ
て、該状態を割込み信号を受付可能な状態に変更するよ
うに構成された木筆２の発明のチャネル処理装置によっ
て、従来の問題点は更に十分な解決を得ることができる
。
の割込み要求信号を受け付けない所定の状態にある場合
には、上記特定のコマンドにより発生される信号によっ
て、該状態を割込み信号を受付可能な状態に変更するよ
うに構成された木筆２の発明のチャネル処理装置によっ
て、従来の問題点は更に十分な解決を得ることができる
。
即ち、サービスプロセッサ５とチャネル処理装置３との
インタフェースとして、チャネル処理装置３の割込み機
構を利用してサービスプロセッサ５の発する特定のコマ
ンドによって、チャコ２ル処理装置３に割込みを発生す
るようにする。
インタフェースとして、チャネル処理装置３の割込み機
構を利用してサービスプロセッサ５の発する特定のコマ
ンドによって、チャコ２ル処理装置３に割込みを発生す
るようにする。
又、この割込みを受け付けたとき、チャネル処理装置３
は別のインタフェースにより、サービスプロセンサ５か
らの指令情報を受信するようにし、この指令を解読して
所定の試験等の処理を実行する（恣４Ｉ′、７をチャネ
ル処理装置３自身で持つようにする。
は別のインタフェースにより、サービスプロセンサ５か
らの指令情報を受信するようにし、この指令を解読して
所定の試験等の処理を実行する（恣４Ｉ′、７をチャネ
ル処理装置３自身で持つようにする。
従って、チャネル処理装置３では、サービスプロセッサ
５からの制御を、通常の非同１す１な割込みの発生と同
様に受け付けて、本来の処理を妨害しない時期にその指
令を実行すればよく、必要な場合は、通常の割込み機構
のマスクの方法によって、この割込みをある期間抑止で
きるようにすることもできる。
５からの制御を、通常の非同１す１な割込みの発生と同
様に受け付けて、本来の処理を妨害しない時期にその指
令を実行すればよく、必要な場合は、通常の割込み機構
のマスクの方法によって、この割込みをある期間抑止で
きるようにすることもできる。
サービスプロセッサ５としては、チャネル処理゛装置３
がデータ転送処理中か等の状態に関係なく、チャネル処
理装置３に試験等の指令を発行してよく、且つ該指令に
基づくチャネル処理装置３内の制御を、サービスプロセ
ッサ５側で構成する必要がな゛くなるので、その負担を
大幅に軽減することができる。
がデータ転送処理中か等の状態に関係なく、チャネル処
理装置３に試験等の指令を発行してよく、且つ該指令に
基づくチャネル処理装置３内の制御を、サービスプロセ
ッサ５側で構成する必要がな゛くなるので、その負担を
大幅に軽減することができる。
第２の発明によって、チャネル処理装置３が、いわゆる
ラン状態か、あるいはストップ状態ですべての割込みの
受付不能になっているか、に関わらず、上記特定のコマ
ンドを発信すれば常に割込み信号の受付が行われるよう
になるので、サービスプロセッサ５のコマンド発信にお
いて、チャネル処理装置３の状態を識別する必要は更に
減少される。
ラン状態か、あるいはストップ状態ですべての割込みの
受付不能になっているか、に関わらず、上記特定のコマ
ンドを発信すれば常に割込み信号の受付が行われるよう
になるので、サービスプロセッサ５のコマンド発信にお
いて、チャネル処理装置３の状態を識別する必要は更に
減少される。
第１図は本発明の一実施例のチャネル処理装置の構成を
示すブロック図である。
示すブロック図である。
プロセッサ１０には割込みを発生するための割込み制１
）１）回路２３があり、チャネル処理装置３の他の部分
で検出される事象、あるいはプロセッサ１０内で検出さ
れる事象等を要因として発生される各種の割込み要求信
号２４を入力として、所定の優先順によって該要求信号
の１つを選択して、プロセッサ１０の現に進行中のプロ
グラム実行を中断し、所定の割込み処理プログラムを起
動する、いわゆる割込みを起こす。
）１）回路２３があり、チャネル処理装置３の他の部分
で検出される事象、あるいはプロセッサ１０内で検出さ
れる事象等を要因として発生される各種の割込み要求信
号２４を入力として、所定の優先順によって該要求信号
の１つを選択して、プロセッサ１０の現に進行中のプロ
グラム実行を中断し、所定の割込み処理プログラムを起
動する、いわゆる割込みを起こす。
本発明により、コマンド処理回路２７からの割込み要求
信号線２５が設けられる。
信号線２５が設けられる。
コマンド処理回路２７は特定のコマンドを受信すると、
信号線２６をオンにする。信号線２６は信号線２１との
論理積によって信号線２５の割込み要求信号を構成する
。
信号線２６をオンにする。信号線２６は信号線２１との
論理積によって信号線２５の割込み要求信号を構成する
。
信号′ｆＬＦＡ２１はマスクレジスタ２８の出力信号で
、常時オンとされ、コマンド処理回路２７からのｖ１込
み要求による割込みの発生を抑止する必要のある場合に
、プロセッサ１０で実行されるプログラムの制御により
、必要な期間リセットされているものとする。
、常時オンとされ、コマンド処理回路２７からのｖ１込
み要求による割込みの発生を抑止する必要のある場合に
、プロセッサ１０で実行されるプログラムの制御により
、必要な期間リセットされているものとする。
割込み制御回路２３は信号線２５の要求信号を信号線２
，４の場合と同様に処理し、所定の優先順位で選゛択す
ると、プロセッサ１０に割込みを発生する。
，４の場合と同様に処理し、所定の優先順位で選゛択す
ると、プロセッサ１０に割込みを発生する。
コマンド処理回路２７は、前記特定のコマンドに続いて
サービスプロセッサ５から指令情報を受信すると、これ
を指令情報レジスタ２９にセットし、サービスプロセッ
サ５には処理終了信号を返送する。
サービスプロセッサ５から指令情報を受信すると、これ
を指令情報レジスタ２９にセットし、サービスプロセッ
サ５には処理終了信号を返送する。
プロセッサ１０は割込みが起こり、それが信号線２５の
要求信号、即ちサービスプロセッサ５からの割込み要求
であることを検出すると、指令情報レジスタ２９の内容
を読み取って、要すれば適当なレジスタまたはメモリ等
に保持する。
要求信号、即ちサービスプロセッサ５からの割込み要求
であることを検出すると、指令情報レジスタ２９の内容
を読み取って、要すれば適当なレジスタまたはメモリ等
に保持する。
プロセッサ１０は、その後直ちに、又は割込みで中断さ
れた処理に復帰してその処理を終わった後に、上記の指
令情報に従って試験等の処理を開始する。
れた処理に復帰してその処理を終わった後に、上記の指
令情報に従って試験等の処理を開始する。
第２図は木筆２の発明の一実施例構成を示すブロック図
である。
である。
ラッチ３０はプロセッサ１０内にあり、プロセッサの状
態が、いわゆるラン状態かストップ状態かを表示するラ
ンチである。
態が、いわゆるラン状態かストップ状態かを表示するラ
ンチである。
この種ランチは；公知のように例えばラン状態において
オン、ストップ状態でオフにされることにより、ストッ
プ状態ではその出力信号線３１で全割込み要求信号の割
込み制御回路２３への入力を阻止するように構成される
。
オン、ストップ状態でオフにされることにより、ストッ
プ状態ではその出力信号線３１で全割込み要求信号の割
込み制御回路２３への入力を阻止するように構成される
。
本発明により、サービスプロセッサ５から前記の特定の
コマンドを受信してプロセッサ１０への割込み要求を発
生する場合に、ストップ状態の場合には、該要求信号の
信号線２６により、論理積ゲート３２を経て、信号３３
にラッチ３０をラン状態にセットする信号を発生する。
コマンドを受信してプロセッサ１０への割込み要求を発
生する場合に、ストップ状態の場合には、該要求信号の
信号線２６により、論理積ゲート３２を経て、信号３３
にラッチ３０をラン状態にセットする信号を発生する。
従って、ストップ状態であっても、自動的にラン状態に
変更され、信号線２６の要求信号は割込み制御回路２３
に入力されて、前記のように割込みを発生することがで
きる。
変更され、信号線２６の要求信号は割込み制御回路２３
に入力されて、前記のように割込みを発生することがで
きる。
以上の説明から明らかなように本発明によれば、サービ
スプロセッサによるチャネル処理装置の制御上の制約が
少なくなるので、情報処理システムの撮作性、信頼性を
向上するという著しい工業的“効果がある。
スプロセッサによるチャネル処理装置の制御上の制約が
少なくなるので、情報処理システムの撮作性、信頼性を
向上するという著しい工業的“効果がある。
第１図は木筆１の発明の一実施例構成を示すブロック図
、 第２図は木筆２の発明の一実施例構成を示すブロック図
、 第３図は情報処理システムの構成図、 第４図は従来のチャネル処理装置の構成例を示すブロッ
ク図である。 図において、 １は中央処理装置、 ２は主記憶装置、３はチャネル
処理装置、４は制御装置、５はサービスプロセッサ、 １０はプロセッサ、 １７．２７はコマンド処理回路、 ２３は割込み制御回路、 ２９は指令情報レジスタ、３
０はラッチを示す。 穿 １ 図 茶 ３ 図
、 第２図は木筆２の発明の一実施例構成を示すブロック図
、 第３図は情報処理システムの構成図、 第４図は従来のチャネル処理装置の構成例を示すブロッ
ク図である。 図において、 １は中央処理装置、 ２は主記憶装置、３はチャネル
処理装置、４は制御装置、５はサービスプロセッサ、 １０はプロセッサ、 １７．２７はコマンド処理回路、 ２３は割込み制御回路、 ２９は指令情報レジスタ、３
０はラッチを示す。 穿 １ 図 茶 ３ 図
Claims (3)
- （１）サービスプロセッサからチャネル処理装置に対し
て指令信号を転送するに際して、該サービスプロセッサ
の発行する特定のコマンドに従って、該チャネル処理装
置に割込み要求信号を発生する手段、及び該割込み要求
を受信することによって起動され、上記サービスプロセ
ッサからの指令情報を受信する手段を有することを特徴
とするチャネル処理装置。 - （２）上記割込み要求信号発生手段は該信号の発生を抑
止するマスク手段を有することを特徴とする特許請求の
範囲第（１）項記載のチャネル処理装置。 - （３）サービスプロセッサからチャネル処理装置に対し
て指令信号を転送するに際して、該サービスプロセッサ
の発行する特定のコマンドに従って、該チャネル処理装
置に割込み要求信号を発生する手段、及び該割込み要求
信号を受信することによって起動され、上記サービスプ
ロセッサからの指令情報を受信する手段を有し、該チャ
ネル処理装置がすべての割込み要求信号を受け付けない
所定の状態にある場合には、上記特定のコマンドにより
発生される信号によって、該状態を割込み信号を受付可
能な状態に変更するように構成されてなることを特徴と
するチャネル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171146A JPS6149260A (ja) | 1984-08-17 | 1984-08-17 | チヤネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171146A JPS6149260A (ja) | 1984-08-17 | 1984-08-17 | チヤネル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149260A true JPS6149260A (ja) | 1986-03-11 |
| JPH0363098B2 JPH0363098B2 (ja) | 1991-09-30 |
Family
ID=15917835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171146A Granted JPS6149260A (ja) | 1984-08-17 | 1984-08-17 | チヤネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134651A (ja) * | 1987-11-12 | 1989-05-26 | Internatl Business Mach Corp <Ibm> | バスユニット直接制御機構 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143669A (en) * | 1981-02-28 | 1982-09-04 | Omron Tateisi Electronics Co | Debugging device for multiprocessor system |
-
1984
- 1984-08-17 JP JP59171146A patent/JPS6149260A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143669A (en) * | 1981-02-28 | 1982-09-04 | Omron Tateisi Electronics Co | Debugging device for multiprocessor system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134651A (ja) * | 1987-11-12 | 1989-05-26 | Internatl Business Mach Corp <Ibm> | バスユニット直接制御機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363098B2 (ja) | 1991-09-30 |
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