JPH08329026A - ２重化プロセッサシステム - Google Patents
２重化プロセッサシステムInfo
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- JPH08329026A JPH08329026A JP7138200A JP13820095A JPH08329026A JP H08329026 A JPH08329026 A JP H08329026A JP 7138200 A JP7138200 A JP 7138200A JP 13820095 A JP13820095 A JP 13820095A JP H08329026 A JPH08329026 A JP H08329026A
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- 230000009977 dual effect Effects 0.000 title claims description 13
- 230000005540 biological transmission Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 abstract description 9
- 238000011084 recovery Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 ２重化プロセッサシステムにおいて障害発生
時処理を継続する。 【構成】 各プロセッサはシステム制御回路からの演算
回路停止／再開指示信号１６，１７により自プロセッサ
内の演算回路１１の動作を停止／再起動するための演算
回路制御回路１５と、システム制御回路からのレジスタ
データ送信／受信指示信号２１，２２により自プロセッ
サ内の全てのレジスタ１２，１３のデータを読み出し、
他プロセッサに転送し、また他プロセッサから転送され
てきた、他プロセッサの全てのレジスタ１２，１３のデ
ータを自プロセッサ内のレジスタ１２，１３に書き込む
レジスタデータ転送制御回路１９を有している。
時処理を継続する。 【構成】 各プロセッサはシステム制御回路からの演算
回路停止／再開指示信号１６，１７により自プロセッサ
内の演算回路１１の動作を停止／再起動するための演算
回路制御回路１５と、システム制御回路からのレジスタ
データ送信／受信指示信号２１，２２により自プロセッ
サ内の全てのレジスタ１２，１３のデータを読み出し、
他プロセッサに転送し、また他プロセッサから転送され
てきた、他プロセッサの全てのレジスタ１２，１３のデ
ータを自プロセッサ内のレジスタ１２，１３に書き込む
レジスタデータ転送制御回路１９を有している。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサが２重化さ
れ、アクト系の障害時に障害発生アクト系のメモリの内
容をスタンバイ系のメモリにコピーした後にスタンバイ
系のプロセッサとアクト系のプロセッサを切り替え、新
アクト系のプロセッサで再開処理を行うことにより処理
を継続する２重化プロセッサシステムに関する。
れ、アクト系の障害時に障害発生アクト系のメモリの内
容をスタンバイ系のメモリにコピーした後にスタンバイ
系のプロセッサとアクト系のプロセッサを切り替え、新
アクト系のプロセッサで再開処理を行うことにより処理
を継続する２重化プロセッサシステムに関する。
【０００２】
【従来の技術】図３はこの種の２重化プロセッサシステ
ムの従来（特開平２−９３８４６号）の構成を示すブロ
ック図である。
ムの従来（特開平２−９３８４６号）の構成を示すブロ
ック図である。
【０００３】プロセッサ３０は０系プロセッサである、
プロセッサ３１は１系のプロセッサである。これらのプ
ロセッサ３０および３１はメモリ交差バス３３によって
互いに接続されている。また、システム制御回路３２と
リセット信号線３４，３５により接続されている。例え
ばプロセッサ３０がアクト系で動作中に障害を発生した
場合、プロセッサ３０は内部のメモリの内容をメモリ交
差バス３３を介してプロセッサ３１にコピーし、メモリ
コピー終了後にシステム制御回路２３よりリセット信号
線３５を介してプロセッサ３１に対してリセット信号を
入力することで再開処理を開始する。この再開処理の際
にはコピーしたメモリ内容の一部を使用し、ブート（立
上げ）処理を実行した後新アクト系として動作すること
になる。
プロセッサ３１は１系のプロセッサである。これらのプ
ロセッサ３０および３１はメモリ交差バス３３によって
互いに接続されている。また、システム制御回路３２と
リセット信号線３４，３５により接続されている。例え
ばプロセッサ３０がアクト系で動作中に障害を発生した
場合、プロセッサ３０は内部のメモリの内容をメモリ交
差バス３３を介してプロセッサ３１にコピーし、メモリ
コピー終了後にシステム制御回路２３よりリセット信号
線３５を介してプロセッサ３１に対してリセット信号を
入力することで再開処理を開始する。この再開処理の際
にはコピーしたメモリ内容の一部を使用し、ブート（立
上げ）処理を実行した後新アクト系として動作すること
になる。
【０００４】この２重化プロセッサシステムは、計算機
システムが異常終了した際にメモリの内容を外部メモリ
に退避させることで障害復旧時間の短縮を計ることを目
的としている。
システムが異常終了した際にメモリの内容を外部メモリ
に退避させることで障害復旧時間の短縮を計ることを目
的としている。
【０００５】
【発明が解決しようとする課題】しかし上述した２重化
プロセッサシステムでは、メモリのコピーによって多く
の処理の継続を計ることが可能であるが、リセット入力
による再開処理ではブート処理を実行する必要があり、
旧アクト系の演算回路内のレジスタの内容を新アクト系
の演算回路に引き継ぐ手段を持たないため、廃棄されて
しまうことになり継続処理が不可能な場合が発生すると
いう問題がある。
プロセッサシステムでは、メモリのコピーによって多く
の処理の継続を計ることが可能であるが、リセット入力
による再開処理ではブート処理を実行する必要があり、
旧アクト系の演算回路内のレジスタの内容を新アクト系
の演算回路に引き継ぐ手段を持たないため、廃棄されて
しまうことになり継続処理が不可能な場合が発生すると
いう問題がある。
【０００６】本発明の目的は、障害復旧時に処理を継続
する２重化プロセッサシステムを提供することにある。
する２重化プロセッサシステムを提供することにある。
【０００７】
【課題を解決するための手段】本発明の２重化プロセッ
サシステムは、各プロセッサ内に、演算回路停止／再開
指示信号により自プロセッサ内の演算回路の動作を停止
／再起動するための演算回路制御回路と、レジスタデー
タ送信／受信指示信号により自プロセッサ内の全てのレ
ジスタのデータを読み出し、他プロセッサに送信し、ま
た他プロセッサから送信されてきた、他プロセッサの全
てのレジスタのデータを自プロセッサ内のレジスタに書
き込むレジスタデータ転送制御回路を有する。
サシステムは、各プロセッサ内に、演算回路停止／再開
指示信号により自プロセッサ内の演算回路の動作を停止
／再起動するための演算回路制御回路と、レジスタデー
タ送信／受信指示信号により自プロセッサ内の全てのレ
ジスタのデータを読み出し、他プロセッサに送信し、ま
た他プロセッサから送信されてきた、他プロセッサの全
てのレジスタのデータを自プロセッサ内のレジスタに書
き込むレジスタデータ転送制御回路を有する。
【０００８】また、本発明の２重化プロセッサシステム
はさらに、アクト系のプロセッサで動作中に障害が発生
すると、両プロセッサの演算回路制御回路に前記演算回
路停止指示信号を出力し、アクト系プロセッサのレジス
タデータ転送制御回路に前記レジスタデータ送信指示信
号を出力し、スタンバイ系プロセッサのレジスタデータ
転送制御回路に前記レジスタデータ受信指示信号を出力
し、レジスタデータのアクト系プロセッサからスタンバ
イ系プロセッサへのコピーが終了すると、両プロセッサ
の演算回路制御回路に前記演算回路再開指示信号を出力
するシステム制御回路を有する。
はさらに、アクト系のプロセッサで動作中に障害が発生
すると、両プロセッサの演算回路制御回路に前記演算回
路停止指示信号を出力し、アクト系プロセッサのレジス
タデータ転送制御回路に前記レジスタデータ送信指示信
号を出力し、スタンバイ系プロセッサのレジスタデータ
転送制御回路に前記レジスタデータ受信指示信号を出力
し、レジスタデータのアクト系プロセッサからスタンバ
イ系プロセッサへのコピーが終了すると、両プロセッサ
の演算回路制御回路に前記演算回路再開指示信号を出力
するシステム制御回路を有する。
【０００９】
【作用】障害発生時プロセッサの演算を停止させその間
に旧アクト系プロセッサの演算回路内のレジスタの内容
を新アクト系プロセッサに転送することで旧アクト系プ
ロセッサの演算回路内のレジスタと新アクト系プロセッ
サの演算回路内のレジスタの内容が一致し、処理を継続
させることができる。
に旧アクト系プロセッサの演算回路内のレジスタの内容
を新アクト系プロセッサに転送することで旧アクト系プ
ロセッサの演算回路内のレジスタと新アクト系プロセッ
サの演算回路内のレジスタの内容が一致し、処理を継続
させることができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例の２重化プロセッ
サシステムの構成図、図２は図１中のプロセッサ１，２
の構成図である。
サシステムの構成図、図２は図１中のプロセッサ１，２
の構成図である。
【００１２】本実施例の２重化プロセッサシステムは、
プロセッサ１，２と、プロセッサ１と２を互いに接続す
るレジスタデータ転送バス８、メモリ交差バス９と、０
系の演算回路再開指示信号４0 、０系の演算回路停止指
示信号５0 、０系のレジスタデータ送信指示信号６0 、
０系のレジスタデータ受信指示信号７0 をプロセッサ１
に出力し、また１系の演算回路再開指示信号４1 、１系
の演算回路停止指示信号５1 、１系のレジスタデータ送
信指示信号６1 、１系のレジスタデータ受信指示信号７
1 をプロセッサ２に出力するシステム制御回路３で構成
されている。
プロセッサ１，２と、プロセッサ１と２を互いに接続す
るレジスタデータ転送バス８、メモリ交差バス９と、０
系の演算回路再開指示信号４0 、０系の演算回路停止指
示信号５0 、０系のレジスタデータ送信指示信号６0 、
０系のレジスタデータ受信指示信号７0 をプロセッサ１
に出力し、また１系の演算回路再開指示信号４1 、１系
の演算回路停止指示信号５1 、１系のレジスタデータ送
信指示信号６1 、１系のレジスタデータ受信指示信号７
1 をプロセッサ２に出力するシステム制御回路３で構成
されている。
【００１３】プロセッサ１，２は、演算器１１と、プロ
グラムカウンタ１２と、汎用レジスタ１３と、内部バス
１４と、演算回路停止指示信号１７（演算回路停止指示
信号５0 ，５1 ）／演算回路再開指示信号１６（演算回
路再開指示信号４0 ，４1 ）により制御信号１８を生成
し、演算器１１を停止／再開させる演算回路制御回路１
５と、レジスタデータ転送バス２０（レジスタデータ転
送バス８）でプロセッサ２，１と接続され、レジスタデ
ータ送信指示信号線２１とレジスタデータ受信指示信号
線２２でプロセッサ２，１と接続され、レジスタデータ
送信指示信号線２１によりレジスタデータ送信指示信号
６0 ，６1 を入力すると、レジスタ１２，１３のレジス
タデータを内部バス１４、レジスタデータ転送内部バス
２３を経て受取り、レジスタデータ転送バス２０に出力
し、またレジスタデータ受信指示信号線２２によりデー
タ受信指示信号７0 ，７1 を入力すると、レジスタデー
タ転送バス２０に出力されたプロセッサ２，１のレジス
タデータを受け取り、レジスタデータ転送内部バス２
３、内部バス１４を介してレジスタ１２，１３に書き込
むレジスタデータ転送制御回路１９で構成されている。
なお、一方のプロセッサにレジスタデータ送信指示信号
が出力したとき、他方のプロセッサにレジスタデータ受
信指示信号が出力される。
グラムカウンタ１２と、汎用レジスタ１３と、内部バス
１４と、演算回路停止指示信号１７（演算回路停止指示
信号５0 ，５1 ）／演算回路再開指示信号１６（演算回
路再開指示信号４0 ，４1 ）により制御信号１８を生成
し、演算器１１を停止／再開させる演算回路制御回路１
５と、レジスタデータ転送バス２０（レジスタデータ転
送バス８）でプロセッサ２，１と接続され、レジスタデ
ータ送信指示信号線２１とレジスタデータ受信指示信号
線２２でプロセッサ２，１と接続され、レジスタデータ
送信指示信号線２１によりレジスタデータ送信指示信号
６0 ，６1 を入力すると、レジスタ１２，１３のレジス
タデータを内部バス１４、レジスタデータ転送内部バス
２３を経て受取り、レジスタデータ転送バス２０に出力
し、またレジスタデータ受信指示信号線２２によりデー
タ受信指示信号７0 ，７1 を入力すると、レジスタデー
タ転送バス２０に出力されたプロセッサ２，１のレジス
タデータを受け取り、レジスタデータ転送内部バス２
３、内部バス１４を介してレジスタ１２，１３に書き込
むレジスタデータ転送制御回路１９で構成されている。
なお、一方のプロセッサにレジスタデータ送信指示信号
が出力したとき、他方のプロセッサにレジスタデータ受
信指示信号が出力される。
【００１４】次に、本実施例の動作を説明する。
【００１５】プロセッサ１がアクト系で動作中に障害が
検出され障害処理がソフトによって実行され、アクト処
理系プロセッサを切り替える場合、プロセッサ１のメモ
リ内容をメモリ交差バス９を介してプロセッサ２にコピ
ーする。メモリコピーが正常に終了した後、システム制
御回路３から演算回路停止指示信号５0 ，５1 が出力さ
れ、演算器制御回路１５により演算器１は動作を停止す
る。演算器１が停止している間にシステム制御回路３は
レジスタデータ送信指示信号６0 によりプロセッサ１に
対してレジスタデータ送信指示を出力し、同時にレジス
タデータ受信指示信号７1 によりプロセッサ２に対して
レジスタデータ受信指示を出力する。プロセッサ１はレ
ジスタデータ送信指示信号６0 を受けると、レジスタデ
ータ転送制御回路１９が内部バス１４、レジスタデータ
転送内部バス２３を介してレジスタ１２，１３のデータ
を読み出し、レジスタデータ転送バス８を介してプロセ
ッサ２に転送する。一方、プロセッサ２はレジスタデー
タ受信指示信号７1 を受けると、レジスタデータ転送制
御回路１９がレジスタデータ転送バス８上のレジスタデ
ータを受信し、レジスタデータ転送内部バス２３、内部
バス１４を経てレジスタ１２，１３に書き込む。これに
よりプロセッサ１のレジスタデータのプロセッサ２への
コピーが終了する。レジスタデータのコピーが終了する
と、システム制御回路３は演算回路再開指示信号４0 ，
４1 をそれぞれプロセッサ１，２に出力し、演算器１の
動作を再開させる。
検出され障害処理がソフトによって実行され、アクト処
理系プロセッサを切り替える場合、プロセッサ１のメモ
リ内容をメモリ交差バス９を介してプロセッサ２にコピ
ーする。メモリコピーが正常に終了した後、システム制
御回路３から演算回路停止指示信号５0 ，５1 が出力さ
れ、演算器制御回路１５により演算器１は動作を停止す
る。演算器１が停止している間にシステム制御回路３は
レジスタデータ送信指示信号６0 によりプロセッサ１に
対してレジスタデータ送信指示を出力し、同時にレジス
タデータ受信指示信号７1 によりプロセッサ２に対して
レジスタデータ受信指示を出力する。プロセッサ１はレ
ジスタデータ送信指示信号６0 を受けると、レジスタデ
ータ転送制御回路１９が内部バス１４、レジスタデータ
転送内部バス２３を介してレジスタ１２，１３のデータ
を読み出し、レジスタデータ転送バス８を介してプロセ
ッサ２に転送する。一方、プロセッサ２はレジスタデー
タ受信指示信号７1 を受けると、レジスタデータ転送制
御回路１９がレジスタデータ転送バス８上のレジスタデ
ータを受信し、レジスタデータ転送内部バス２３、内部
バス１４を経てレジスタ１２，１３に書き込む。これに
よりプロセッサ１のレジスタデータのプロセッサ２への
コピーが終了する。レジスタデータのコピーが終了する
と、システム制御回路３は演算回路再開指示信号４0 ，
４1 をそれぞれプロセッサ１，２に出力し、演算器１の
動作を再開させる。
【００１６】
【発明の効果】以上説明したように本発明は、２重化プ
ロセッサシステムにおいて障害発生時プロセッサ内にあ
る演算回路内のレジスタの内容を専用のバスでコピーす
るため障害処理の際に旧アクト系プロセッサの演算回路
内のレジスタの内容は全て新アクト系のプロセッサに引
き継がれることになり廃棄されることがなくなるため、
全てのプロセスの継続処理が可能になる。また、再開処
理のうちブート処理を実行する必要がなくなるため障害
処理時間の短縮が計れるという効果がある。
ロセッサシステムにおいて障害発生時プロセッサ内にあ
る演算回路内のレジスタの内容を専用のバスでコピーす
るため障害処理の際に旧アクト系プロセッサの演算回路
内のレジスタの内容は全て新アクト系のプロセッサに引
き継がれることになり廃棄されることがなくなるため、
全てのプロセスの継続処理が可能になる。また、再開処
理のうちブート処理を実行する必要がなくなるため障害
処理時間の短縮が計れるという効果がある。
【図１】本発明の一実施例の２重化プロセッサシステム
の構成図である。
の構成図である。
【図２】図１中のプロセッサ１，２の構成図である。
【図３】２重化プロセッサシステムの従来例の構成図で
ある。
ある。
１，２ プロセッサ ３ システム制御回路 ４0 ，４1 演算回路再開指示信号 ５0 ，５1 演算回路停止指示信号 ６0 ，６1 レジスタデータ送信指示信号 ７0 ，７1 レジスタデータ受信指示信号 ８ レジスタデータ転送バス ９ メモリ交差バス １１ 演算器 １２ プログラムカウンタ １３ 汎用レジスタ １４ 内部バス １５ 演算回路制御回路 １６ 演算回路再開指示信号 １７ 演算回路停止指示信号 １８ 演算器制御信号 １９ レジスタデータ転送制御回路 ２０ レジスタデータ転送バス ２１ レジスタデータ送信指示信号 ２２ レジスタデータ受信指示信号 ２３ レジスタデータ転送内部バス
Claims (2)
- 【請求項１】 プロセッサが２重化され、アクト系の障
害時に障害発生アクト系のメモリの内容をスタンバイ系
のメモリにコピーした後にスタンバイ系のプロセッサと
アクト系のプロセッサを切り替え、新アクト系のプロセ
ッサで再開処理を行うことにより処理を継続する２重化
プロセッサシステムにおいて、 各プロセッサ内に、演算回路停止／再開指示信号により
自プロセッサ内の演算回路の動作を停止／再起動するた
めの演算回路制御回路と、レジスタデータ送信／受信指
示信号により自プロセッサ内の全てのレジスタのデータ
を読み出して、他プロセッサに送信し、また他プロセッ
サから送信されてきた、他プロセッサの全てのレジスタ
のデータを自プロセッサ内のレジスタに書き込むレジス
タデータ転送制御回路を有することを特徴とする２重化
プロセッサシステム。 - 【請求項２】 アクト系のプロセッサで動作中に障害が
発生すると、両プロセッサの演算回路制御回路に前記演
算回路停止指示信号を出力し、アクト系プロセッサのレ
ジスタデータ転送制御回路に前記レジスタデータ送信指
示信号を出力し、スタンバイ系プロセッサのレジスタデ
ータ転送制御回路に前記レジスタデータ受信指示信号を
出力し、レジスタデータのアクト系プロセッサからスタ
ンバイ系プロセッサへのコピーが終了すると、両プロセ
ッサの演算回路制御回路に前記演算回路再開指示信号を
出力するシステム制御回路を有する請求項１記載の２重
化プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138200A JPH08329026A (ja) | 1995-06-05 | 1995-06-05 | ２重化プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138200A JPH08329026A (ja) | 1995-06-05 | 1995-06-05 | ２重化プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329026A true JPH08329026A (ja) | 1996-12-13 |
Family
ID=15216429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7138200A Pending JPH08329026A (ja) | 1995-06-05 | 1995-06-05 | ２重化プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115167933A (zh) * | 2022-09-08 | 2022-10-11 | 深圳市恒运昌真空技术有限公司 | 一种双处理器设备及其控制方法和处理器 |
| WO2024051450A1 (zh) * | 2022-09-08 | 2024-03-14 | 深圳市恒运昌真空技术股份有限公司 | 一种双处理器设备及其控制方法和处理器 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764849A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Error recovering system of logic device |
| JPS5785151A (en) * | 1980-11-17 | 1982-05-27 | Nec Corp | Error recovery system of logical device |
| JPS57114954A (en) * | 1981-01-05 | 1982-07-17 | Nec Corp | Error recovery system for logical device |
| JPS57137949A (en) * | 1981-02-18 | 1982-08-25 | Nec Corp | Error recovery system of logical device |
| JPH039434A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | システム構成変更方式 |
| JPH06318160A (ja) * | 1993-05-07 | 1994-11-15 | Fujitsu Ltd | 二重化プロセッサ・システムの系構成制御方式 |
-
1995
- 1995-06-05 JP JP7138200A patent/JPH08329026A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764849A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Error recovering system of logic device |
| JPS5785151A (en) * | 1980-11-17 | 1982-05-27 | Nec Corp | Error recovery system of logical device |
| JPS57114954A (en) * | 1981-01-05 | 1982-07-17 | Nec Corp | Error recovery system for logical device |
| JPS57137949A (en) * | 1981-02-18 | 1982-08-25 | Nec Corp | Error recovery system of logical device |
| JPH039434A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | システム構成変更方式 |
| JPH06318160A (ja) * | 1993-05-07 | 1994-11-15 | Fujitsu Ltd | 二重化プロセッサ・システムの系構成制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115167933A (zh) * | 2022-09-08 | 2022-10-11 | 深圳市恒运昌真空技术有限公司 | 一种双处理器设备及其控制方法和处理器 |
| WO2024051450A1 (zh) * | 2022-09-08 | 2024-03-14 | 深圳市恒运昌真空技术股份有限公司 | 一种双处理器设备及其控制方法和处理器 |
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