JPS6149286A - ビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は、光学式文字読取り装置等のスキャニングによ
り得られたアナログビデオ信号を白レベルと黒レベルに
対応した２値化信号に変換するビデオ信号処理装置に関
する。 （従来技術） 従来、光学式文字読取り装置等においては、例えば第５
図に示すように、用紙囚に描かれた文字を光源２２によ
って照明し、この照明による反射光をし／ズ幻を介して
イメージスキャナ胴に入射し、イメージスキャナ冴によ
るライン走査で光電変換されたアナログビデオ信号を作
り出し、信号処理回路５においてデジタルビデオ信号を
白レベルと黒レベルに対応して２値化する今信号処理を
行ない、この２値化データに基づいて光学的に読取られ
た文字をｇ識するようＫしている。 ところで、イメージスキャナ冴から得られるアナログビ
デオ信号は、第６図（１１）に示すように、光源やレン
ズの影響で中央が明るい信号として得られ１通常この現
象はシェープフグとして知られており、このシェーデン
グを補正しても８１４６図の）に示すようにアナログビ
デオ信号には明るさのバラ付きが残り、固定的に定めた
基準レベルとの比較による２値化では正確な信号処理が
できない。 そこで、アナログビデオ信号の変化に追従した基準信号
を作成するため、第７図に示すピークホールド回路が信
号処理に使用されている。 第７図のピークホールド回路は、バッファアンプ２６と
ｎの間に信号保持用のコンデンサＣ１を設け、コンデン
サＣ５の充電はダイオードＤ、により急速充電とし、一
方、コンデンサＣ，の故紙は抵抗現を介しておこなうこ
とで緩やかな放電としている。即ち、ピークホールド回
路は、背景となる白部分には早い時定数による光電で追
従し、文字に対応した点部分には迎い時定数による放電
で追従する特性をもち、第８図に破線で示したピークホ
ールド出力を得る。 このピークホールド回路の出力は、抵抗もとＲ３で規定
の信号レベルに分圧され、コンパレータ四にアナログビ
デオ信号の変化に追従した基準レベルｖｃｔｔａ定し、
コンパレータ四でアナログビデオ信号との比較で例えば
白部分でＬレベル、点部分でＨレベルとなる２値化出力
ｖ０を得ている。 （発明が解決しようとする問題点） しかしながら、このような従来のアナログ信号処理にあ
っては、基準値を作成するピークホールド回路の充放電
特性がダイオード、コンデンサ、抵抗で決められていた
ため、各素子のバラツキを補正するためにポリ、−ム等
の調整手段を多数使用して電圧調整を行なわなければな
らず、また温度変化等のアナログ特有の補償も施さなけ
ればならなかった。更に１紙面ノイズ、′イメージスキ
ャナの感尻バラツキ、光源光量の分布変動などの理由で
白部分に追従させるためにはピークホールド回路の充電
時定数を速くしなげればならないが、高速化には限界が
あり、またビデオ周波数を変更する必要が生じた場合に
は、ピークホールド回路の時定数再調整が必要になると
いう問題があった。 （問題を解決するための手段） 本発明は、このような従来の問題点に急みてなされたも
ので、回路ｙ４鉦を一切必要とすることなくアナログビ
デオ信号に追従した適正な２値化の基準信号を発生でき
るようにするため、アナログビデオ信号管Ａ／ＤｚＲ挾
器でデジタル信号に変換し、ｆｉ準倍信号発生手段予め
複数の基準値を記憶しておき、Ａ／Ｄ＊換器のデジタル
出力値と前回出力された基準値とを比較し、デジタル値
が前回の基準値以上のときにはデジタル値に対応した記
憶基準値を新たな基準値として出力し、一方、デジタル
値が前回の基ＢＡイ直より小さいときＫは前回基準値の
記憶出力を保持すると共に、一定の時間が経過する毎に
基準値を頭次ステップ的に減少させ、このような基準値
発生手段からの基準値とλ／Ｄ変換器のデジタル出力と
を比較手段で比較してデジタルビデオ信号を２値化以上
の多値化信号に変換するようにしたものである。 （実施例） 第１図は本発明の一実施例を示した回路ブロック図であ
る。 まず、構成を説明すると、ｌはイメージスキャナで得ら
れたアナログビデオ信号をデジタルビデオＶｉに変換す
る人／Ｄ変換器であり、Ａ／Ｄ変換器ｌから出力された
デジタルビデオ信号ｖＩは基準信号発生部２と基準イぎ
号と、デジタルビデオ信号との比較により多値化信号ｖ
ｏを出力する比較手段としてのＲＯ・Ｍ３に供給されて
いる。 基準信号発生部２はデジタルビデオ信号Ｖ＋に追従して
変化する基準信号Ｖｒｔ発生する機能を有し、ＲＯＭ４
，７，１０、ラッチ５、アンドゲート６、カウンタ８及
びインバータ９で構成されている。 この基準信号発生部２における各回路要素を説明すると
、次の通りである。 几ＯＮ＋　４にはデジタルビデオ信号Ｖｉと後の説明で
明らかにするＲ　ＯＭ　７の出力信号Ｖｒｔが与えられ
、デジタルビデオ信号ｖ１と出力信号Ｖｒ１の大小関係
に基づいて次の関係式の下に基準信号Ｖ「を几ＯＭ　３
に出力する。 即ち、デジタルビデオ信号Ｖ＋１が几ｏＭ７の出力信号
Ｖｒｘ以上の時、デジタルビデオ係号ｖＩを基準１Ｍ号
Ｖ「とじて出力し、一方、デジタルビデオ信１号ｖ１が
ＲＯＭ　７の出力信号Ｖｒｔより小さい時、基準信号■
「を出力信号Ｖｒｌとして出力する。 この様な几ＯＭ　４におけるデジタルビデオ信号Ｖｔと
出力信号Ｖｒ１との比較に基づいた基準信号Ｖｒの出力
は、デジタルビデ第４ｇ号Ｖｒと出力信号’／ｒｌをテ
ーブルアドレスデータとしたテーブルメモリをＲＯＭ４
に記憶しておくことで実現することができる。即ち、信
号Ｖ＋とＶｒｌの各デジタルビットをアドレスとしたメ
モリテーブルを作成し、特定のＶ

【とＶｒＬの値で定ま
るテーブル位置のデータエリアに前記（１）式の大小関
係から定まるＶｌまたはＶｒ　１の値を書き込んでおき
、Ｖｒ及びＶｒｌをアドレスデータとしてテーブルメモ
リのデータ位置を指定することで、両者の大小関係に基
づいたｖｌまたはＶ「１を基準信号Ｖｒとして読出すこ
とができる。換言すれば、ＲＯＭ　４ではデジタルビデ
オ信号ｖ１との比較に使用する複数の基準信号Ｖ「が予
め記憶されていることになる。また、ＲＯＭ４はＭＳＢ
ビットの出力端子を備え、このＭ　Ｓ　Ｂビットはデジ
タルビデオ信号ＶｔとＲＯＭ７の出力信号”／ｒ１との
大小関係から次の様１ｃＭｓＢピットの出力を生ずる。 次にラッチ５はｆＬ　ＯＭ　４のＭＳＢビット出力のも
とにＲＯＭ３へ与えられた前回の基準信号Ｖｒを次の基
準信号を発生させるためにラッチする機能を有する。即
ち、ラッチ５のラッチ制御はアンドゲート６の出力で行
われ、アンドゲート６にはＲ○１〜１４のＭＳＢビット
出力とＡ／Ｄｉｍ器１で使用したＡ／Ｄｉｍ用のクロッ
クパルスと同じクロックパルスＣｉ（が与えられており
、ＭＳＢピ、トが“１”となった時のＨレベル出力、即
ちｖ１≧ｖｒｘ時に几ＯＡｉ　３に対する基準信号Ｖｒ
をラッチし、ラッチ信号Ｖｒ２として出力する。一方、
ＭＳ１３ビットが０”となる。Ｖ　＋　（Ｖｒ　＞とき
には、アンドゲート６の出力がＬレベルにあることから
基準信号Ｖｒのラッチは行わず、前回までにラッチして
いる基準信号をそのままラッチ信号Ｖｒ２として出力す
る。 尚、ランチ５は水平同期信号が得られるごとにクリアさ
れる。 医にＲＯＭ　７はラッチ信号Ｖ「にカウンタ８とＲＯＭ
ｌ０で定まる係数βをかけ合せ Ｖｒ１＝β・Ｖｒｚ　　　　　　・・・・・・・・・・
・・・・・・・・・・・・・・（３）で定まる信号Ｖｒ
１を発生する。ここで前記第（３）式による係数βの値
はカウンタ８による几ＯＭ　１０の出力で定まる。 まずカウンタ８にはインバータ９を介してＲＯＭ４のＭ
ＳＢビット出力分が与えられており、Ｎ１８Ｂ＝Ｏ１即
ち右＜１１１時、インバータ９のＨレベル出力でカウン
タ８がクロックパルスＣＫ　ｏ　計数動作を行うＲＯＭ
ｌ０にカウント出力を与える。 ＲＯＭ　１０はカウンタ８の出力が所定値に達するごと
に出力００．０１．１０．１１．・・・・・・　となる
記憶出力を生じ、このＲＯＭｌ０の記憶出力に応じてＲ
ＯＭ７における前記第（３）式の係数βの値が定まる。 例えばＲＯＭｌ０の出力に対するＲ、０Ｍ７の係数βの
値は次表−１のように予め定められている。 表−１ 一方、ＲＯＭ　４からのＭ　８　Ｂピットかへ１ｓＢ＝
１、即ちｖ１≧Ｖｒ１時、インバータ９の出力がＬレベ
ルとなることでカウンタ８はクリアされ、この時、ＲＯ
〜１１０の記憶出力はＯＯに固定され、従って、几Ｏム
・１７における前記第（３）式の係数βの値はβ＝】に
固定てれ、ラッチ出力Ｖｒ２をそのまま出力信号Ｖｒ１
としてＲＯＭ　４に供給する。 更にＡ／Ｄｆ変換器１からのデジタルビデオ信号Ｖ＋と
基準信号Ｖｒを入力した比較手段として作動するＲＯへ
１３は、例えば欠式で与えられるテーブルデータの記ｉ
怠出力を行う。 Ｖｒ−Ｖ”　　　　　　　・・・・・・・・・・・・・
・・・・・（４）■・”　　　Ｖｒ　　　” この第（４）式の意味する所は、例えばデジタルビデオ
信号Ｖｉが基準信号Ｖｒ以上となるｖ１≧Ｖｒであると
Ｖｏ＝Ｏを出力し、一方、デジタルビデオ信号ｖＩが基
４侶号Ｖ「より小さいＶｉ　（Ｖｒの関係であれば、ｖ
ＩとＶｒの比に対応した値例えば、ｖｏ＝１〜１５とな
る信号を多値レベルで出力する。即ち、基準信号Ｖｒに
対するデジタルビデオ信号ｖ１の低さく暗さ）に応じて
多値レベルで信号ｖ０を出力することができる。尚、前
記第（４）式における係数Ｘは任意の値を定めることが
でき、多値レベルで表わされるｖ。 信号の表現方法により適宜に設定することができる。 次に第２図の信号波形図を参照して第１図の実施例の動
作を説明する。 まず水平同期信号に続いてλ／Ｄ変換器１にはイメージ
スキャナで得られたアナログビデオ信号が入力され、ア
ナログビデオ信号のＡ部を拡大して示すようにデジタル
ビデオ信号Ｖｔ１Ｃｆｆｉ換される。 一方、水平同期信号によってラッチ５のクリアが初期的
に行われ、このラッチ５のクリアでＶｒ２＝０となるこ
とからＲＯＭ７は予め定めたデジタルレベルを持つ信号
Ｖｒｌを初期値として出力し、例えばＶｒｔ＝４０が出
力される。 ここで最初に得られたデジタルビデオ信号ＶＩのデジタ
ルレベルがＶ＋＝５０であったとすると、几ＯＭ４にお
いてデジタルビデオ信号Ｖｉと初期的に設定された信号
Ｖｒ１とが比較され、ｖ１≧Ｖｒｌの条件が成立するこ
とから前記第（１）式から明らかなように、ＲＯＭ４は
デジタルビデオ信号ｖＩに等しい基準信号Ｖｒ＝５０を
几ＯＭ３に出力する。従ってＲＯＭ３は前記第（４）式
の値が負になることがらＶｏ＝Ｏとなる出力を生ずる。 一方、几ＯＭ４から出力されるＭ　Ｓ　ＢビットはＭ　
Ｓ　Ｂ　＝　ｌであるため、アンドゲート６の■（レベ
ル出力によりラッチ５にＶｒ＝５０がラッチされ、ラッ
チ出力Ｖｒｚ＝５０に曹き替えられる。更にＭＳＢ＝１
でインバータ９の出力がＬレベルにあるため、カウンタ
８はクリアされており、ＲＯＭ　１０の出力はＯＯであ
ることからＦＬＯＭ７の係数β＝１に固定されており、
Ｒ，ＯＭ　７の出力信号Ｖｒ１は初期設定されたＶｒｘ
＝４０からｖｒｌ＝５０に切り替わる。 次にデジタルビデオ信号ｖ１のデジタルレベルがｖｉ＝
ｓｏからＶ＋＝４０に変ったとすると、この時Ｖｒ１＝
ＦｉＪであることがらＶｉ（Ｖｒとなり、前記第（１）
式から明らかなようにｖｒ１＝（資）を基準信号Ｖ「と
してＲＯＭ３に出力する。ＲＯＭ３は前記第（５）式で
定まるＶｉ＝刃に対するＶｉ　＝４０の差、例えば１０
となる多値レベルの出力ｖｏを発生する。 一方、Ｖｌ＝４０の時にはＲＯＭ　４のＭＳＢビットは
Ｍ８Ｂ＝０であることからアンドゲート６の出力がＬレ
ベルとなりでラッチ５は最初にラッチした基準信号Ｖｒ
＝５０のラッチ出力Ｖｒ２を保持し、ＲＯＭ　７の出力
ＶｒｌはＶｒｌ＝’Ａのまま変化しない。 ところがＭＳＢ＝０によるインバータ９のｈレペル出力
でカウンタ８のクリア状態が解除され、カウンタ８によ
るクロックパルスＣＫの計数動作が開始てれる。このカ
ウンタ８の計数動作により所定のカウント数が得られる
と、ＲＯＭ　１０はそれまでの出力ＯＯから０１に切り
替わり、前記衣−１から明らかなよう（て、ＲＯＭ　１
０の０１出力でＲＯＭ７における係数βがβ＝１からβ
＝　０．９５に切り替えられ、ＲＯＭ　７の出力Ｖｒ１
は前記第（３）式で与えられるＶｒ１＝βＶｒ２＝　０
，９５　Ｘ　５０輪４７の出力に変わる。 更に第２図の信号波形図では、変更された基準信号Ｖ　
ｒ　＝　４７に対し顔次得られるデジタルビデオ係号層
が小さいことから、ラッチ回路５によるｖｒｚ−閏の保
持とカウンタ８の計数動作が継続され、所定の計数１直
に達するごとにＲ，Ｑ　Ｍ　１０の出力が０１．１０と
７項次変化し、几０　、’ｖｉ　７における係数βがβ
＝　０．９２．０．９０の如く変化し、ピークレベルに
対応したＭ＄１ｍより小さいデジタルビデオ信号が絖い
た時ては、このデジタルビデオ信号だ追従せず一定時間
ごとに基準信号Ｖ「が係数βに基づいた割合でステップ
的に減少する。 この結果、第２図の破線で示す基準信号Ｖ「は、白部分
となるデジタルビデオ信号には直ちに追従し、点部分と
なるデジタルビデオ信号に対しては追従遅れを持った従
来のアナログ方式におけると等価な基準信号を作り出す
ことができ、几ＯＭ　３において基準信号Ｖｒに対する
デジタルビデオ信号Ｖｔの低さく暗さ）を多値レベルで
表わした出力ｖ０を得ることができる。尚、第１図の実
施例は１ビツト前のデータに基づいて得られた基準信号
と現在のビデオデーターとを比較しているが、ラッチ５
に対する基準信号Ｖｒをプレイ回路を介して遅延入力さ
せれば、ｎビット前のビデオデータに基づいて作られた
基準信号との比較演算を行うこともできる。 第３図は本発明の他の実施例を示した回路ブロック図で
ある。この実施例は基準信号の発生てコンパレータを使
用したことを特徴とする。 ８ｇ３図において、Ａ／Ｄ変換器１及びＲＯＭ　３は第
１図の実施例と同じであるが、基準信号発生部２の回路
構成が異なる。即ち、Ａ／Ｄ変換器１のデジタルビデオ
信号Ｖｉをラッチ１１に入力すると共ニ、コンパレータ
１２にも入カシ、コンパレータ１２にはラッチ１１のラ
ッチ出力Ｖｒ２が与えられ、□コンパレータ１２の出力
をオアゲート１５を介してラッチ１１にラッチ制御信号
として与えている。このラッチ１１、コンパレータ１２
及びオアゲート１５でなる回路部は、デジタルビデオ伝
号Ｖ＋のピークホールド機能を持つ。即ち、コンパレー
タ１２はラッチ出力Ｖｒ２とデジタルビデオＶｉを比較
し、’ｈ≧Ｖτ２のときＨレベル出力を生じ、Ｖ　Ｉ（
Ｖｒ　ｚ時はＬレベル出力となる。その結果、ラッテ１
１でピークホールドされた前回のラッチ出力Ｖｒ２より
今回のデジタルビデオ信号Ｖ１が大きい時にのみ今回の
デジタルビデオ信号Ｖ＋をラッチするピークホールドを
行う。 またコンパレータ１２の出力はインバータ９を介してカ
ウンタ８の計数動作を制御する信号となり、ピークホー
ルドされたラッチ１１の出力Ｖｒｚよりデジタルビデオ
信号ｖ１が小さくなっている間、カウンタ８によるクロ
ックパルスＣＫの計数動作を行わせる。 カウンタ８の計数出力に基づいたＲ　ＯＭ　１０の機能
は第１図と同じであり、カウンタ８の出力が所定の計数
値に達するごとにＲＯＭ　１０は００．０１゜１０、１
１．・・・・・・　となる出力をＲＯＭ４に与える。 ＲＯＭ４は第１図の実施例と同じであり、ラッテ１１で
ピークホールドされたラッチ出力Ｖｒ２にＲＯＭｌ０の
出力を乗じ、Ｖｒ　＝βＶｒｚとなる基準信号を発生す
る。ＦＬＯＭ４からの基準信号ｙ「は几ＯＭ３に与えら
れると共に、コンパレータ１４に与えられ、デジタルビ
デオ信号ｖ１との比較を行っている。コンパレータ１４
はカウンタ８の計数動作に基づいて時間の経過と共にス
テップ的に減少する基準信号Ｖ「をデジタルビデオ信号
Ｖｔが越えた時に１ルベル出力を生じ、オアゲート１５
を介してラッチ１１にデジタルビデオ信号Ｖ＋をラッチ
させる。 次に第３図の実施例の動作を第４図の信号波形図をン照
して説明すると、まず水平同期信号によりラッチ１１の
初期クリアが行われ、このクリアでＶｒ２＝Ｏとなり、
ＲＯＭ　４からの基準信号ＶｒもＶ「＝０におかれろ。 次に最初のデジタルビデオ信号が得られると、ｖ「２＝
０であることからコンパレータ１２は必ずＨレベル出力
を生じ、ラッチ１１は最初に得られたデジタルビデオ信
号ｖ１をピーク値としてラッチし、ＲＯ＋％ｉ　４に与
えることでＶｒ＝ｖｉとなる基準信号を几ＯＭ　３にセ
ットする。 伏いて第４図に示すように、ラッチ１１でピークホール
ドされたＶｒ２を越えるデジタルビデオ信号Ｖ＋が順次
得られたとすると、デジタルビデオ信号ｖ１が得られる
ごとにコンパレータ１２がＨレベル出力を生じ、ラッチ
１１が順次増加するデジタルビデオ信号のピークホール
ドを行い、このピークホールドに伴ってＲＯＭ　４から
の基準信号Ｖｒ２も増加する。 次に基準信号Ｖｒに対しデジタル上１１４６号Ｖ＋が下
ったとすると、コンパレータ１２の出力はＬレベルとな
り、ラッチ１１には前回のデジタルビデオ信号Ｖｒがホ
ールドされ、一方、オアゲート９のＨレベル出力でカウ
ンタ８がクロックパルスＣＫの計″ｅ′＠作を開始し、
所定の計数１直が得られるととてＲＱ　Ｍ　１０の出力
が００，０１，１０と変化し、ＲＯＭ４は係数βを例え
ば０，９７．０．９５．・・・・・・と切り替え、第４
図に一点斜線で示す基準信号ｖｒｔ−発生する。 このような基準信号Ｖｒの発生状態でデジタルビデオ信
号ｖＩが基準信号Ｖ【を越えたとすると、コンパレータ
１４がＨレベル出力を生じてラッチ１１で新たなデジタ
ルビデオ信号Ｖ＋のピークホールドが行われ、コンパレ
ータ１２の出力がＨレベルに切り替わることでカウンタ
８がクリアされ、ＲＯＭｌ０の出力は００に戻り、ＲＯ
Ｍ　４の係数β＝１となることで再びデジタルビデオ信
号ｖ１のピークホールドに追従した基準信号Ｖｒの発生
に切り替わる。 この第３図の実施例においても第４図の信号波形から明
らかなように、白部分のデジタルビデオ信号に追従し、
点部分のデジタルビデオ信号には所定の時間遅れを持っ
て追従する基ＩＪＡ信号Ｖｒを発生することができる。 勿論、ＲＯＭ３は第１図の実施例と同株前記第（４）式
で与えられる基準信号Ｖｒに対するデジタルビデオ信号
ｖ１の低さを多値レベルで衣わした信号、ｖＯを出力す
る。 尚、第１．３図の実施例ではＲＯＭ３によるデジタルビ
デオ信号と基準信号の比較で多値レベルを持った出力を
得ているが、几ＯＭ３の出力にデジタルコンパレータを
付加して適宜のスレッシ日ルドレベルを設定すれば、ア
ナログビデオ信号の２値化出力を得ることができる。 （発明の効果） 以上説明してきたように本発明によれば、アナログビデ
オ信号をＡ／Ｄ変換器でデジタル信号に変換し、基準信
号発生手段に予め複数の基準値を記憶しておき、Ａ／Ｄ
変換器のデジタル出力値と前回出力された基準値とを比
較し、デジタル値が前回基準値以上の時にはデジタル値
に対応した記憶基準値を新１ｃな基準値として出力し、
一方デジタル値が前回の基準値より小さい時には前回基
♀値の記憶出力を保持すると共に、一定の時間が経過す
るごとに基準値を順次ステップ的に減少させ、このよう
にして得た基準信号との比較でデジタルビデオ信号の２
値化信号を含む多値化信号を得るようにしたため、基準
信号の発生回路部がすべてデジタル素子で構成されるこ
とから従来のアナログ方式のような調整箇所が全くなく
、夫に白部分については直接追従し、点部分については
適正な遅れを持って追従する基準信号を正確に発生する
ことができる。ｔ＃に黒字部分に対する基準信号の追従
特性は必要に応じて自由に決定することができる。 史にビデオ周波数を変更した場合にも、従来のアナログ
方式のような充放電時定数の再ｉ／Ｉ整は必要なく、ビ
デオ周波数の変更を予定した信号処理速度を予め持たせ
ておくことで、ビデオ周波数を変更してもＭ　ｉＪＭ　
監を必要とすることなくビデオ信号を２値化するための
基準信号を作り出すことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路ブロック図、第
２図は第１図の動作を示した信号波形１、第３図は本発
明の他の実施例を示した回路ブロック図、第４図は第３
＠の動作を示した信号波形図、第５図は従来の光学式文
字読取り装置の概略説明図、第６図はイメージスキャナ
から得られるアナログビデオ信号の説明図、第７図はア
ナログ的に基準信号を作り出す従来のピークホールド回
路の回路図、第８図は従来回路による基準信号とビデオ
信号の信号波形図である。 １・・・人／Ｄ変換器　　２・・・基準信号発生部３、
４．７．１０・・・ＲＯｆ’ｖ１　５，１１・・・ラッ
チ６・・・アンドゲート　　　８・・・カウンタ９・・
・インバータ　　　　１２．１４・・・コンノくレータ
１５・・・オアゲート

Claims (1)

1. 【特許請求の範囲】 アナログビデオ信号をデジタル信号に変換するＡ／Ｄ変
   換器と、 複数の基準値を予め記憶し、前記Ａ／Ｄ変換器のデジタ
   ル出力値と前回出力された基準値とを比較し、該デジタ
   ル出力値が基準値以上のとき該デジタル値に対応した記
   憶基準値を新たな基準値として出力し、該デジタル値が
   前回基準値より小さいとき前回基準値の記憶出力を保持
   すると共に一定の出力時間が経過する毎に該基準値を順
   次減少させる基準値発生手段と、 前記Ａ／Ｄ変換器のデジタル出力と前記基準値発生手段
   の基準出力とを比較し、ビデオレベルに応じた多値信号
   を出力する比較手段とを設けたことを特徴とするビデオ
   信号処理装置。