JPS6149444A - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法

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JPS6149444A
JPS6149444A JP59171076A JP17107684A JPS6149444A JP S6149444 A JPS6149444 A JP S6149444A JP 59171076 A JP59171076 A JP 59171076A JP 17107684 A JP17107684 A JP 17107684A JP S6149444 A JPS6149444 A JP S6149444A
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JP
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semiconductor element
substrate
circuit board
heat
hole
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Kenji Watanabe
謙二 渡辺
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、例えば、ＧａＡｓＦＥＴなどのような、高周
波用半導体素子を、放熱体をもつ回路基板に実装する方
法に関する。
口、従来の技術 従来、高周波用混成集積回路において、回路基板に半導
体素子を実装する場合は、第３図（ａ）の平面図および
同図（ｂ）の断面図に示すように、アルミナ、石英、サ
ノアイヤなどの絶縁体の上に導電膜回路２が形成された
回路基板２１を、銅、コバー。
鉄などの放熱体４の上に接着し、かつ、スルーホール１
３を通して基板面の接地導電＠１２と放熱体４とを接続
し、回路基板２１上に直接半導体素子５を固着していた
。また、他の例としては、第４図（ａ）の平面図、同図
（ｂ）の断面図に示すように、中間に半導体素子を固着
するための突起台８を有する放熱体１４の上面に、突起
台８を間にはさんんで両側に、上面に導電膜結合回路２
が形成された２枚の回路基板３１．３１を接着し、突起
台８の上に半導体素子５を接着固定する方法とがあった
。
しかし、前者の回路基板に直接半導体素子を接着する方
法では、半導体素子表面の電喚から、回路基板上の結合
回路部までの距離や接地面までの距離が長くなるため、
高周波動作における半導体素子本来の特性を引出すこと
が困難であった。また、後者の、回路基板を２枚に分離
し、その間の放熱体上に半導体素子を接着する方法は、
放熱体に接着する部品点数が増加し、それによる工数増
加も加わり、歩留り低下および価格上昇をもたらすとい
うことになる。
ハ０発明が解決しようとする問題点 上述のように、従来の実装方法では、性能をよくしよう
とすれば、高価格になるという点に問題があり、これに
対し、本発明では高性能低価格の実装方法を得ることが
課題となる。
二８問題点を解決するだめの技術手段 上記問題点に対し、本発明では、スルーホールのあけら
れた回路基板を放熱体上に固着し、前記スルーホール底
部に露出する前記放熱体面に直接または介在物を介して
半導体素子を接着固定する。
°ホ、実施例 つぎに本発明を実施例により説明する。第１図（ａ）は
本発明の一実施例を説明するための平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ断面図である。第１図（ａ）。
（ｂ）において、導電膜の結合回路２が形成された回路
基板１にはスルーホール３があけられており、回路基板
１は放熱体４に接着されている。しかして、回路基板１
のスルーホール３の底部に露出する放熱体面には、半導
体素子５を接着し、半導体素子５の高さと、回路基板１
の厚さはほぼ同じ寸法であるので、半導体素子５の電極
と回路基板上の結合回路２とはほぼ水平に短い導線６に
よシ接続される。
第２図（ａｔ　、　（ｂ）は本発明の他の実施例方法を
説明するだめの平面図と断面図である。本例においては
、放熱体４上に接着されている回路基板１１は、第１図
の例に比べ厚さが厚いことが違うだけで他は同じである
。そして、半導体素子５をスルーホール３の底部の放熱
体面に直接接着すれば、半導体素子の上面が回路基板面
より低くなり、接続導線の長さが長くなるので、放熱体
４のスルーホール３底部の露出面と半導体素子５との間
に金属介在片７をはさんで、素子５の上面と回路基板の
表面とをほぼ同じ高さにしている。
へ０発明の効果 本発明によれば、回路基板を分割する必要はなく、一枚
のままで済むので、組立工数の低減および価格の低廉化
を達成することができる。また、半導体素子の上面電極
よシ最短距離で回路基板の導電膜および放電体へ接続す
ることができるため、半導体素子本来の性能を残りなく
引き出せる。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例を説明するだめの平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ断面図、第２図（
ａ）は本発明の杷実施例を説明するための平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ断面図、第３図（ａ）　、
　（ｂ）は従来の放熱体をもつ高周波用混成集積回路の
一例の平面図と断面図、第４図（ａ）　、　（ｂ）は従
来の他の例の放熱体をもつ高周波用混成集積回路の平面
図と断面図である。 １．１１，２１．３１・・開回路基板、２・・川・結合
回路、３．１３・・・・・・スルーホール、４，１４・
・・・・・放熱体、５・・・・・・半導体素子、６・・
・・・・接続導線、７・・・・・・金属介在片、８・・
・・・・放熱体突起部、１２・・・・・・接地導電膜。 （Ｕ） （ｂ） （久２ （ｂ） 茅３Ｍ！Ｊ （ａ−ン （ｂ〕 （ａＪ （ｂ〕 隼４　図

Claims (1)

    【特許請求の範囲】
  1. 表面に導体膜回路が形成された回路基板を放熱体上に固
    着し、さらに、前記回路基板にあけられているスルーホ
    ール底部に露出する前記放熱体面に直接または介在物を
    はさんで半導体素子を、その上面が前記回路基板の表面
    とほぼ同じ高さになるように接着することを特徴とする
    半導体素子の実装方法。
JP59171076A 1984-08-17 1984-08-17 半導体素子の実装方法 Granted JPS6149444A (ja)

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JP59171076A JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

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JP59171076A JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

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JPS6149444A true JPS6149444A (ja) 1986-03-11
JPH0317221B2 JPH0317221B2 (ja) 1991-03-07

Family

ID=15916567

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JP59171076A Granted JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

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JP (1) JPS6149444A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5885853A (en) * 1990-06-22 1999-03-23 Digital Equipment Corporation Hollow chip package and method of manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5885853A (en) * 1990-06-22 1999-03-23 Digital Equipment Corporation Hollow chip package and method of manufacture

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JPH0317221B2 (ja) 1991-03-07

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