JPH0317221B2 - - Google Patents

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JPH0317221B2
JPH0317221B2 JP59171076A JP17107684A JPH0317221B2 JP H0317221 B2 JPH0317221 B2 JP H0317221B2 JP 59171076 A JP59171076 A JP 59171076A JP 17107684 A JP17107684 A JP 17107684A JP H0317221 B2 JPH0317221 B2 JP H0317221B2
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JP
Japan
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circuit board
semiconductor element
heat sink
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circuit
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English (en)
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Kenji Watanabe
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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Publication of JPS6149444A publication Critical patent/JPS6149444A/ja
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Description

【発明の詳細な説明】 イ 産業上の利用分野 本発明は、例えば、GaAs FETなどのような、
高周波用半導体素子を、放熱体をもつ回路基板に
実装する方法に関する。
ロ 従来の技術 従来、高周波用混成集積回路において、回路基
板に半導体素子を実装する場合は、第３図ａの平
面図および同図ｂの断面図に示すように、アルミ
ナ、石英、サフアイヤなどの絶縁体の上に導電膜
回路２が形成された回路基板２１を、銅、コバ
ー、鉄などの放熱体４の上に接着し、かつ、スル
ーホール１３を通して基板面の接地導電膜１２と
放熱体４とを接続し、回路基板２１上に直接半導
体素子５を固着していた。また、他の例として
は、第４図ａの平面図、同図ｂの断面図に示すよ
うに、中間に半導体素子を固着するための突起台
８を有する放熱体１４の上面に、突起台８を間に
はさんんで両側に、上面に導電膜結合回路２が形
成された２枚の回路基板３１，３１を接着し、突
起台８の上に半導体素子５を接着固定する方法と
があつた。
しかし、前者の回路基板に直接半導体素子を接
着する方法では、半導体素子表面の電極から、回
路基板上の結合回路部までの距離や接地面までの
距離が長くなるため、高周波動作における半導体
素子本来の特性を引出すことが困難であつた。ま
た、後者の、回路基板を２枚に分離し、その間の
放熱体上に半導体素子を接着する方法は、放熱体
に接着する部品点数が増加し、それによる工数増
加も加わり、歩留り低下および価格上昇をもたら
すということになる。
ハ 発明が解決しようとする問題点 上述のように、従来の実装方法では、性能をよ
くしようとすれば、高価格になるという点に問題
があり、これに対し、本発明では高性能低価格の
実装方法を得ることが課題となる。
ニ 問題点を解決するための技術手段 上記問題点に対し、本発明では、スルーホール
のあけられた回路基板を放熱体上に固着し、前記
スルーホール底部に露出する前記放熱体面に直接
または介在物を介して半導体素子を接着固定す
る。
ホ 実施例 つぎに本発明を実施例により説明する。第１図
ａは本発明の一実施例を説明するための平面図、
同図ｂは同図ａのＡ−Ａ断面図である。第１図
ａ，ｂにおいて、導電膜の結合回路２が形成され
た回路基板１にはスルーホール３があけられてお
り、回路基板１は放熱体４に接着されている。し
かして、回路基板１のスルーホール３の底部に露
出する放熱体面には、半導体素子５を接着し、半
導体素子５の高さと、回路基板１の厚さはほぼ同
じ寸法であるので、半導体素子５の電極と回路基
板上の結合回路２とはほぼ水平に短い導線６によ
り接続される。
第２図ａ，ｂは本発明の他の実施例方法を説明
するための平面図と断面図である。本例において
は、放熱体４上に接着されている回路基板１１
は、第１図の例に比べ厚さが厚いことが違うだけ
で他は同じである。そして、半導体素子５をスル
ーホール３の底部の放熱体面に直接接着すれば、
半導体素子の上面が回路基板面より低くなり、接
続導線の長さが長くなるので、放熱体４のスルー
ホール３底部の露出面と半導体素子５との間に金
属介在片７をはさんで、素子５の上面と回路基板
の表面とをほぼ同じ高さにしている。
ヘ 発明の効果 本発明によれば、回路基板を分割する必要はな
く、一枚のままで済むので、組立工数の低減およ
び価格の低廉化を達成することができる。また、
半導体素子の上面電極より最短距離で回路基板の
導電膜および放電体へ接続することができるた
め、半導体素子本来の性能を残りなく引き出せ
る。
【図面の簡単な説明】
第１図ａは本発明の一実施例を説明するための
平面図、同図ｂは同図ａのＡ−Ａ断面図、第２図
ａは本発明の他実施例を説明するための平面図、
同図ｂは同図ａのＡ−Ａ断面図、第３図ａ，ｂは
従来の放熱体をもつ高周波用混成集積回路の一例
の平面図と断面図、第４図ａ，ｂは従来の他の例
の放熱体をもつ高周波用混成集積回路の平面図と
断面図である。 １，１１，２１，３１……回路基板、２……結
合回路、３，１３……スルーホール、４，１４…
…放熱体、５……半導体素子、６……接続導線、
７……金属介在片、８……放熱体突起部、１２…
…接地導電膜。

Claims (1)

    【特許請求の範囲】
  1. １ 表面に導体膜回路が形成された回路基板を放
    熱体上に固着し、さらに、前記回路基板にあけら
    れているスルーホール底部に露出する前記放熱体
    面に直接または介在物をはさんで半導体素子を、
    その上面が前記回路基板の表面とほぼ同じ高さに
    なるように接着することを特徴とする半導体素子
    の実装方法。
JP59171076A 1984-08-17 1984-08-17 半導体素子の実装方法 Granted JPS6149444A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59171076A JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59171076A JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

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Publication Number Publication Date
JPS6149444A JPS6149444A (ja) 1986-03-11
JPH0317221B2 true JPH0317221B2 (ja) 1991-03-07

Family

ID=15916567

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JP59171076A Granted JPS6149444A (ja) 1984-08-17 1984-08-17 半導体素子の実装方法

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Publication number Priority date Publication date Assignee Title
EP0463758A1 (en) * 1990-06-22 1992-01-02 Digital Equipment Corporation Hollow chip package and method of manufacture

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Publication number Publication date
JPS6149444A (ja) 1986-03-11

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