JPS6150263B2 - - Google Patents
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- Publication number
- JPS6150263B2 JPS6150263B2 JP53127724A JP12772478A JPS6150263B2 JP S6150263 B2 JPS6150263 B2 JP S6150263B2 JP 53127724 A JP53127724 A JP 53127724A JP 12772478 A JP12772478 A JP 12772478A JP S6150263 B2 JPS6150263 B2 JP S6150263B2
- Authority
- JP
- Japan
- Prior art keywords
- connector
- contact
- signal
- terminals
- external memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 22
- 230000002265 prevention Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の詳細な説明】
本発明は、コネクタ、特に、複数対の端子を有
し雄コンタクトと雌コンタクトよりなるコネクタ
の誤接続防止回路に関するものである。
し雄コンタクトと雌コンタクトよりなるコネクタ
の誤接続防止回路に関するものである。
このようなコネクタの使用状態の一例として、
コンピユータと外部メモリをインターフエイスを
介して接続する場合を示したのが第１図で、１は
コンピユータの中央処理装置、２はインターフエ
イス、３は外部メモリで、外部メモリ３とインタ
ーフエイス２間の信号ケーブル４との接続には、
インターフエイス２基板上の例えば雄コンタクト
５１と信号ケーブル４の先端に設けられた雌コン
タクト５２よりなるコネクタ５を用いて接続する
方法が多く用いられている。このようにインター
フエイスを用いて外部メモリの接続を行う場合、
システムの規模が大きくなると、同仕様の外部メ
モリを複数台、インターフエイスに接続する場合
があり、その接続方法には二つの方法がある。そ
の一つは、第２図に示すように、複数台の外部メ
モリ３，３，…のそれぞれの信号ケーブル４，
４，…を、それぞれ別個に設けられているインタ
ーフエイス２，２，…にコネクタ５，５，…によ
り接続する方法であり、他の方法は、第３図に示
す如く、複数個の外部メモリ３，３，…のそれぞ
れの信号ケーブル４，４，…を一つのインターフ
エイス２にコネクタ５，５，…により接続する方
法である。
コンピユータと外部メモリをインターフエイスを
介して接続する場合を示したのが第１図で、１は
コンピユータの中央処理装置、２はインターフエ
イス、３は外部メモリで、外部メモリ３とインタ
ーフエイス２間の信号ケーブル４との接続には、
インターフエイス２基板上の例えば雄コンタクト
５１と信号ケーブル４の先端に設けられた雌コン
タクト５２よりなるコネクタ５を用いて接続する
方法が多く用いられている。このようにインター
フエイスを用いて外部メモリの接続を行う場合、
システムの規模が大きくなると、同仕様の外部メ
モリを複数台、インターフエイスに接続する場合
があり、その接続方法には二つの方法がある。そ
の一つは、第２図に示すように、複数台の外部メ
モリ３，３，…のそれぞれの信号ケーブル４，
４，…を、それぞれ別個に設けられているインタ
ーフエイス２，２，…にコネクタ５，５，…によ
り接続する方法であり、他の方法は、第３図に示
す如く、複数個の外部メモリ３，３，…のそれぞ
れの信号ケーブル４，４，…を一つのインターフ
エイス２にコネクタ５，５，…により接続する方
法である。
これらの複数台の外部メモリの内容は、一般的
には、その記憶内容が全く別の内容であるのが普
通であるが、この外部メモリをハードウエアとし
て見た場合には、何れも同一のものを用い、信号
ケーブル、コネクタ等も同一の形状のものが用い
られている。一方、この種のシステムにおいて
は、修理、保守などのため、これらのコネクタを
はずす機会が少なからずあり、このような場合
に、作業員が誤つて、外部メモリとインターフエ
イスの接続を取り違えることがあり、このような
コネクタの誤接続に気が付かずにシステムを再起
動した場合には、フアイル破壊などのような修復
困難なシステムダウンにつながる危険性がある。
には、その記憶内容が全く別の内容であるのが普
通であるが、この外部メモリをハードウエアとし
て見た場合には、何れも同一のものを用い、信号
ケーブル、コネクタ等も同一の形状のものが用い
られている。一方、この種のシステムにおいて
は、修理、保守などのため、これらのコネクタを
はずす機会が少なからずあり、このような場合
に、作業員が誤つて、外部メモリとインターフエ
イスの接続を取り違えることがあり、このような
コネクタの誤接続に気が付かずにシステムを再起
動した場合には、フアイル破壊などのような修復
困難なシステムダウンにつながる危険性がある。
そのため、従来からこのようにコネクタの誤接
続を防ぐ方法として、コネクタの雄コンタクトと
雌コンタクトに識別用の合マークを付ける方法が
あるが、同一型式のコネクタを用いているため、
他のコネクタを接続することは不可能ではなく、
コネクタの誤接続対策としては完全ではない。
続を防ぐ方法として、コネクタの雄コンタクトと
雌コンタクトに識別用の合マークを付ける方法が
あるが、同一型式のコネクタを用いているため、
他のコネクタを接続することは不可能ではなく、
コネクタの誤接続対策としては完全ではない。
この他、コネクタの誤接続を防ぐため、型式の
異なるコネクタを用いる方法、あるいは、コネク
タの形状を部分的に変形させるか、変形できるよ
うなコネクタを用いる方法がある。前者の方法
は、数種類のインターフエイス基板を用意する必
要があるため、事実上は不可能であり、後者の方
法は、このような適当なコネクタが入手困難なた
め、実用化は困難である。なお、これらの方法
は、例えば、ある外部メモリが故障して、応急処
置として他の比較的重要でない外部メモリに継ぎ
変えて使用する必要がある場合には、その交換が
容易にできないといつた難点もある。
異なるコネクタを用いる方法、あるいは、コネク
タの形状を部分的に変形させるか、変形できるよ
うなコネクタを用いる方法がある。前者の方法
は、数種類のインターフエイス基板を用意する必
要があるため、事実上は不可能であり、後者の方
法は、このような適当なコネクタが入手困難なた
め、実用化は困難である。なお、これらの方法
は、例えば、ある外部メモリが故障して、応急処
置として他の比較的重要でない外部メモリに継ぎ
変えて使用する必要がある場合には、その交換が
容易にできないといつた難点もある。
本発明は、このような欠点を除去し、誤接続を
完全に防止できる実用的なコネクタの誤接続防止
回路を提供することを目的とし、複数対の端子を
有する雄コンタクトと雌コンタクトよりなるコネ
クタにおいて、複数対の端子を制御用端子対と誤
接続補防止用端子対として用い、誤接続補防止用
端子対は、コンタクトの何れか一方側を各端子対
の短絡状態の組合せにより２進数信号パタンを形
成するように構成し、コンタクトの他方側には、
前述の２進数信号と同価のパターン信号を生ぜし
めるための複数のスイツチ群と、このスイツチ群
の開閉信号と前述の２進数信号とが入力し、両入
力が一致した時のみ一致信号を発生するコンパレ
ータとが設けられ、このコンパレータの出力端子
が、制御用端子に接続する回線中に介挿されてい
るゲート回路に接続され、このゲート回路に前記
コンパレータの一致信号が入力した時のみ、制御
用端子に接続する回線が導通するよう構成してな
ることを特徴とするものである。
完全に防止できる実用的なコネクタの誤接続防止
回路を提供することを目的とし、複数対の端子を
有する雄コンタクトと雌コンタクトよりなるコネ
クタにおいて、複数対の端子を制御用端子対と誤
接続補防止用端子対として用い、誤接続補防止用
端子対は、コンタクトの何れか一方側を各端子対
の短絡状態の組合せにより２進数信号パタンを形
成するように構成し、コンタクトの他方側には、
前述の２進数信号と同価のパターン信号を生ぜし
めるための複数のスイツチ群と、このスイツチ群
の開閉信号と前述の２進数信号とが入力し、両入
力が一致した時のみ一致信号を発生するコンパレ
ータとが設けられ、このコンパレータの出力端子
が、制御用端子に接続する回線中に介挿されてい
るゲート回路に接続され、このゲート回路に前記
コンパレータの一致信号が入力した時のみ、制御
用端子に接続する回線が導通するよう構成してな
ることを特徴とするものである。
すなわち、本発明は、従来使用されている複数
対の端子を有するコネクタの一部の端子対を用い
て誤接続防止回路を構成し、コネクタの雄コンタ
クトと雌コンタクトの何れか一方に、そのコネク
タの識別符号を複数対の端子の短絡状態を用いた
２進数符号として与え、他方には、これと同じ２
進数符号を設定出来、かつ任意に変えられる複数
のスイツチ群を設け、それぞれのコネクタごとに
その２進数符号を変えておき、この２進数符号が
一致した場合のみ制御用回線が形成されるように
したものである。
対の端子を有するコネクタの一部の端子対を用い
て誤接続防止回路を構成し、コネクタの雄コンタ
クトと雌コンタクトの何れか一方に、そのコネク
タの識別符号を複数対の端子の短絡状態を用いた
２進数符号として与え、他方には、これと同じ２
進数符号を設定出来、かつ任意に変えられる複数
のスイツチ群を設け、それぞれのコネクタごとに
その２進数符号を変えておき、この２進数符号が
一致した場合のみ制御用回線が形成されるように
したものである。
以下、実施例について説明する。
第４図は一実施例の回路図で、第５図はその一
部の斜視図である。５１および５２がコネクタの
コンタクトを示しており、３０が外部メモリ側、
２０がインターフエイス側を示している。コンタ
クト５２は第５図に示すように信号用端子として
使用される部分５２１と誤接続防止用に使用され
る部分５２２よりなり、誤接続防止用端子５２２
は、短絡用配線５２３を用いて２進数符号を表示
するよう配線される。ここで、例えば、４対の端
子対を誤接続防止用に用いれば、その組合せによ
り16通りの表示が可能となる。コンタクト５１に
は、コンパレータ５１０が設けられ、このコンパ
レータ５１０は２つの入力が一致した時のみ一致
信号が出るようになつている。５１１はDip（Du
−al in−line Package）スイツチで、例えば、
４接点の場合には、その開閉状態の組合せにより
16通りのスイツチの組合せが得られる。このDip
スイツチ５１１の情報は、オン、オフ信号とし
て、コンパレータ５１０の入力B1，B2，B3，B4
となり、外部メモリ側のコンタクト５２の短絡状
態を示す信号がコンパレータ５１０の他の入力
A1，A2，A3，A4となり、コンパレータ５１０で
比較される。コンパレータ５１０の一致信号５１
２は、各信号ケーブル４，４，…に接続する各回
線中に介挿されているゲート回路５１３，５１
３，…にそれぞれ入力している。すなわち、外部
メモリを制御する制御信号５１４，５１４，…は
すべて、コンパレータ５１０の出力によりゲート
され、コネクタの両コンタクトに設定されている
２進数符号が一致しないかぎり、一致信号５１２
は出力されない。従つて、コンタクトの誤挿入に
よつて、外部メモリの破壊を生ずるようなことは
ない。
部の斜視図である。５１および５２がコネクタの
コンタクトを示しており、３０が外部メモリ側、
２０がインターフエイス側を示している。コンタ
クト５２は第５図に示すように信号用端子として
使用される部分５２１と誤接続防止用に使用され
る部分５２２よりなり、誤接続防止用端子５２２
は、短絡用配線５２３を用いて２進数符号を表示
するよう配線される。ここで、例えば、４対の端
子対を誤接続防止用に用いれば、その組合せによ
り16通りの表示が可能となる。コンタクト５１に
は、コンパレータ５１０が設けられ、このコンパ
レータ５１０は２つの入力が一致した時のみ一致
信号が出るようになつている。５１１はDip（Du
−al in−line Package）スイツチで、例えば、
４接点の場合には、その開閉状態の組合せにより
16通りのスイツチの組合せが得られる。このDip
スイツチ５１１の情報は、オン、オフ信号とし
て、コンパレータ５１０の入力B1，B2，B3，B4
となり、外部メモリ側のコンタクト５２の短絡状
態を示す信号がコンパレータ５１０の他の入力
A1，A2，A3，A4となり、コンパレータ５１０で
比較される。コンパレータ５１０の一致信号５１
２は、各信号ケーブル４，４，…に接続する各回
線中に介挿されているゲート回路５１３，５１
３，…にそれぞれ入力している。すなわち、外部
メモリを制御する制御信号５１４，５１４，…は
すべて、コンパレータ５１０の出力によりゲート
され、コネクタの両コンタクトに設定されている
２進数符号が一致しないかぎり、一致信号５１２
は出力されない。従つて、コンタクトの誤挿入に
よつて、外部メモリの破壊を生ずるようなことは
ない。
この実施例のコネクタにおいては、コネクタの
接続の適否の判定手段としてDipスイツチによつ
て設定された２進数符号を用いており、Dipスイ
ツチの開閉状態の組み合せを変えることは容易で
あるため、故障時に、その表示する２進数符号を
変えて、他の外部メモリとの接続ができるため、
応急的なバツクアツプが容易である。
接続の適否の判定手段としてDipスイツチによつ
て設定された２進数符号を用いており、Dipスイ
ツチの開閉状態の組み合せを変えることは容易で
あるため、故障時に、その表示する２進数符号を
変えて、他の外部メモリとの接続ができるため、
応急的なバツクアツプが容易である。
従つて、複数の外部メモリを取り付けるシステ
ムにおいて、コネクタの誤接続による記憶フアイ
ルの破壊を防ぐことができる。
ムにおいて、コネクタの誤接続による記憶フアイ
ルの破壊を防ぐことができる。
以上の実施例においては、接続すべき対象が外
部メモリの場合について説明したが、コネクタの
接続対象は電源の接続を含む場合もあり、このよ
うな場合に誤接続が起ると、その及ぼす影響は極
めて大きい。このような場合にも、多少の回路の
複雑化は避けられないが、同様に使用することが
でき、同様な効果を得ることができる。
部メモリの場合について説明したが、コネクタの
接続対象は電源の接続を含む場合もあり、このよ
うな場合に誤接続が起ると、その及ぼす影響は極
めて大きい。このような場合にも、多少の回路の
複雑化は避けられないが、同様に使用することが
でき、同様な効果を得ることができる。
また、この実施例は外部メモリとインターフエ
イスとを接続するコネクタについて説明したが、
他の分野においても同様に使用することができ、
同様の効果が得られる。
イスとを接続するコネクタについて説明したが、
他の分野においても同様に使用することができ、
同様の効果が得られる。
以上の如く、本発明のコネクタの誤接続防止回
路は、誤接続を完全に防止できる実用的なコネク
タの誤接続防止回路の提供を可能とするもので、
産業上の効果の大なるものである。
路は、誤接続を完全に防止できる実用的なコネク
タの誤接続防止回路の提供を可能とするもので、
産業上の効果の大なるものである。
第１図は外部メモリとインターフエイスを接続
するコネクタの接続状態を示す回路図、第２図お
よび第３図は複数個の外部メモリを接続する場合
の、それぞれ異なる接続状態を示す回路図、第４
図は本発明のコネクタの誤接続防止回路の一実施
例の回路図、第５図は第４図の要部の斜視図であ
る。 ２……インターフエイス、３……外部メモリ、
４……信号ケーブル、５……コネクタ、５１，５
２……コンタクト、５２１……信号用端子として
使用される部分、５２２……誤接続防止用に使用
される部分、５２３……短絡用配線、５１０……
コンパレータ、５１１……Dipスイツチ、５１２
……一致信号、５１３……ゲート回路、５１４…
…制御信号。
するコネクタの接続状態を示す回路図、第２図お
よび第３図は複数個の外部メモリを接続する場合
の、それぞれ異なる接続状態を示す回路図、第４
図は本発明のコネクタの誤接続防止回路の一実施
例の回路図、第５図は第４図の要部の斜視図であ
る。 ２……インターフエイス、３……外部メモリ、
４……信号ケーブル、５……コネクタ、５１，５
２……コンタクト、５２１……信号用端子として
使用される部分、５２２……誤接続防止用に使用
される部分、５２３……短絡用配線、５１０……
コンパレータ、５１１……Dipスイツチ、５１２
……一致信号、５１３……ゲート回路、５１４…
…制御信号。
Claims (1)
- 【特許請求の範囲】 １ 複数対の端子を有する雄コンタクトと雌コン
タクトよりなるコネクタにおいて、前記複数対の
端子を制御用端子対と誤接続防止用端子対として
用い、該誤接続防止用端子対は、前記コンタクト
の何れか一方側を各端子対の短絡状態の組合せに
より２進数信号パタンを形成するように構成し、
コンタクトの他方側には、前記２進数信号と同価
のパターン信号を生ぜしめるための複数のスイツ
チ群と、該スイツチ群の開閉信号と前記の２進数
信号とが入力し、両入力が一致した時のみ一致信
号を発生するコンパレータとが設けられ、該コン
パレータの出力端子が、制御用端子に接続する回
線中に介挿されているゲート回路に接続され、こ
のゲート回路に前記コンパレータの一致信号が入
力している時のみ、前記制御用端子に接続する回
線が導通するよう構成してなることを特徴とする
コネクタの誤接続防止回路。 ２ 前記コネクタが外部メモリとインターフエイ
スとを接続するケーブルのコネクタである特許請
求の範囲第１項記載のコネクタの誤接続防止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12772478A JPS5554477A (en) | 1978-10-17 | 1978-10-17 | Error connection preventive circuit for connector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12772478A JPS5554477A (en) | 1978-10-17 | 1978-10-17 | Error connection preventive circuit for connector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5554477A JPS5554477A (en) | 1980-04-21 |
| JPS6150263B2 true JPS6150263B2 (ja) | 1986-11-04 |
Family
ID=14967129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12772478A Granted JPS5554477A (en) | 1978-10-17 | 1978-10-17 | Error connection preventive circuit for connector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5554477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140655A (ja) * | 1988-11-21 | 1990-05-30 | Nippon Telegr & Teleph Corp <Ntt> | 電気化学的検出器およびその製造方法 |
| JPH0479254U (ja) * | 1990-11-24 | 1992-07-10 |
-
1978
- 1978-10-17 JP JP12772478A patent/JPS5554477A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140655A (ja) * | 1988-11-21 | 1990-05-30 | Nippon Telegr & Teleph Corp <Ntt> | 電気化学的検出器およびその製造方法 |
| JPH0479254U (ja) * | 1990-11-24 | 1992-07-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5554477A (en) | 1980-04-21 |
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