JPS6151452B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は２系統のデイジタル量を、そのデイジ
タル量に応じて変化するアクテイブレベル期間を
有するパルス信号に変換したうえ、変換された２
系統のパルス信号を合成して、前記２系統のデイ
ジタル量のいずれの変化にも応じてアクテイブレ
ベル期間が変化するパルス信号を発生するデイジ
タル−アナログ変換装置を提供するものである。

従来より、２系統のデイジタル量を、そのデイ
ジタル量に応じて変化するアクテイブレベル期間
を有するパルス信号に変化したうえ、変換された
２系統のパルス信号を合成する装置として、例え
ば、Tamura et al：“Digital Signal
Processing LSI for Home VTR Servo
Circuit”IEEE Transactions on Consumer
Electronics，Vol.CE−25 PP429−438（1979）
に示されるような構成のものが多用されており、
その要部を第１図に示す。

第１図において、１はクロツクパルス入力端子
６１からCL端子に印加されるクロツクパルスCL
をカウントする分周カウンタであり、その分周カ
ウンタ１の出力Q₁〜Qnは第１のデイジタルコン
パレータ２の一方の入力端子群A₁₁〜Ａ_1o第、第
２のデイジタルコンパレータ３の入力端子群A₂₁
〜Ａ_2o、カウントスタート検出用のNORゲート回
路４の入力端子に印加される。

前記第１のデイジタルコンパレータ２の他方の
入力端子群B₁₁〜Ｂ_1oには第１のデイジタルデー
タD₁₁〜Ｄ_1oが印加され、前記第２のデイジタル
コンパレータ３の他方の入力端子群B₂₁〜Ｂ_2oに
は第２のデイジタルデータD₂₁〜Ｄ_2oが印加され
る。

また、前記第１のデイジタルコンパレータの出
力端子C₁は第１のRSフリツプフロツプ回路５の
リセツト端子Rxに接続され、前記第２のデイジ
タルコンパレータ３の出力端子C₂は第２のRSフ
リツプフロツプ回路６のリセツト端子Ryに接続
されている。

さらに、前記第１のRSフリツプフロツプ回路
５の出力端子Qxには抵抗７とコンデンサ８から
なる第１の平滑回路が接続され、その第１の平滑
回路の出力は抵抗９と抵抗１０からなる第１の減
衰回路を介して信号出力端子６２に印加される。
一方、前記第２のRSフリツプフロツプ回路６の
出力端子Qyには抵抗１１とコンデンサ１２から
なる第２の平滑回路が接続され、その第２の平滑
回路の出力は抵抗１３と前記抵抗１０からなる第
２の減衰回路を介して前記信号出力端子６２に印
加される。

この装置では第１の入力デイジタルデータD₁₁
〜Ｄ_1oと第２の入力デイジタルデータD₂₁〜Ｄ_2oの
数値のそれぞれに対応したアクテイブレベル期間
を有するパルス信号波形、いわゆるPWM信号に
変換して、それぞれのPWM信号を別個に平滑回
路に印加して直流レベルに変換し、その後に抵抗
回路にて合成している。

したがつて信号出力端子６２に現われる出力信
号OUTのレベルは前記第１、第２の入力デイジ
タルデータのいずれにも対応して変化する。

ところで、この様な装置をモノリシツクIC化
する場合、本来必要な入出力端子はクロツク端子
CLと第１、第２の入力デイジタル端子D₁₁〜Ｄ_1o
およびD₂₁〜Ｄ_2o（ただし、多くの場合、入力デ
イジタルデータに相当する信号を発生するブロツ
クも同一ICのチツプ内に収納されるため、この
端子はIC内部に入り、外部接続端子とはならな
い。）と信号出力端子６２であるが、一般に平滑
用のコンデンサをIC内部に入れることは難し
く、外付部品とした方がシステムのトータルコス
トが安くなる。

したがつて、通常は第１および第２のＲ・Ｓフ
リツプフロツプ回路の出力端子Qx，Qyがそのま
ま外部端子となつて、本来必要な端子数よりも増
加してしまう。

このICの端子数は当然の事ながらICのパツケ
ージの大形化を招き、装置の小形化や、ICの製
造工程における樹脂材料の使用量の節減の妨げと
なる。

また、平滑回路や抵抗減衰回路をICの外部で
構成することによつて２系統の信号系の合成比率
を自由に、しかも連続的に調整出来る反面、抵抗
部品の抵抗値の個々のばらつきや経年変化等によ
つて合成比率が変化してしまうと言う不都合を呈
する。

本発明のデイジタル−アナログ変換装置は以上
の様な問題を解消するものである。

本発明の一実施例に係るデイジタル−アナログ
変換装置の論理回路構成図を第２図に示すが、第
１図と同様の機能を有する回路ブロツクあるいは
ゲート回路については第１図と同一の符号を付し
て表わし、それらのここで詳しい説明は省略す
る。

第２図において、第１のデイジタルコンパレー
タ２ａの第１の比較用入力端子群A₁₁，A₁₂，
A₁₃，A₁₄，A₁₅は、それぞれカウンタ１の出力端
子Q₃，Q₄，Q₅，Q₆，Q₇に接続され、第２のデイ
ジタルコンパレータ３ａの第１の比較用入力端子
群A₂₁，A₂₂，A₂₃，A₂₄，A₂₅は、それぞれ前記カ
ウンタ１の出力端子Q₁，Q₂，Q₃，Q₄，Q₅に接続
されている。また、前記カウンタ１の出力端子
Q₇にはＴフリツプフロツプ回路１４のクロツク
端子Tzが接続され、前記第２のデイジタルコン
パレータ３ａの第２の比較用入力端子B₂₅，B₂₄，
B₂₃，B₂₂，B₂₁には、それぞれORゲート回路１
５、ANDゲート１６，１７，１８，１９の出力
端子が接続されている。前記ANDゲート回路１
９，１８，１７，１６，ORゲート回路１５の一
方の入力端子には、それぞれ第２のデイジタル入
力端子D₂₁，D₂₂，D₂₃，D₂₄，D₂₅が接続され、前
記ORゲート回路１５の他方の入力端子は前記Ｔ
フリツプフロツプ回路１４の出力端子Qzに接続
され、前記ANDゲート回路１６，１７，１８，
１９の他方の入力端子はいずれも前記Ｔフリツプ
フロツプ回路１４の反転出力端子ｚに接続され
ている。

また、前記カウンタ１の出力端子Q₆，Q₇，RS
フリツプフロツプ回路６の出力端子Qyには、そ
れぞれORゲート回路２０の第１、第２、第３の
入力端子が接続され、前記ORゲート回路２０の
出力端子は、一方の入力端子がRSフリツプフロ
ツプ回路５の出力端子Qzに接続されたNANDゲ
ート回路２１の他方の入力端子に接続されてい
る。

さらに、前記RSフリツプフロツプ回路６の反
転出力端子ｙには抵抗２２を介してスイツチン
グトランジスタ２３のベースが接続され、前記ト
ランジスタ２３のコレクタは負荷抵抗２４ならび
に負荷抵抗２５を介してプラス側給電端子６３
（電源電圧をＶc.c.とする）に接続されている。前
記NANDゲート回路２１の出力端子には抵抗２６
を介してスイツチングトランジスタ２７のベース
が接続され、前記トランジスタ２７のコレクタは
前記抵抗２４と前記抵抗２５の接続点に接続され
ているとともに出力端子６２に接続されている。

さて、第２図において、デイジタルコンパレー
タ２ａ，RSフリツプフロツプ回路５は第１のデ
イジタル入力端子D₁₁〜D₁₅に印加される第１の入
力デイジタルデータの変化に応じてカウンタ１の
カウント周期あたりのアクテイブレベル期間（こ
の場合、出力レベルとして“１”あるいは“０”
のいずれを利用するかによつて“１”レベルがア
クテイブレベルになつたり、“０”レベルがアク
テイブレベルになつたりする。）が変化する第１
の信号を発生する第１信号発生回路１００を構成
している。

また、デイジタルコンパレータ３ａ、RSフリ
ツプフロツプ回路６は第２のデイジタル入力端子
D₂₁〜D₂お_５に印加される第２の入力デイジタル
データの変化に応じて前記カウンタ１のカウント
周期あたりのアクテイブレベル期間が変化する第
２の信号を発生する第２の信号発生回路２００を
構成している。また、ORゲート回路２０および
NANDゲート回路２１は前記第１の信号と前記第
２の信号を時分割で合成して前記第１の入力デイ
ジタルデータならびに前記第２の入力デイジタル
データのいずれの変化にも応じて前記カウンタ１
のカウント周期あたりのアクテイブレベル期間が
変化する第３の信号を発生する第３信号発生回路
３００を構成している。抵抗２２，２４，２５，
２６とトランジスタ２３，２７は前記第２の信号
と前記第３の信号を同一の出力端子６２に異なる
電圧レベルで出力する電圧合成回路４００を構成
している。

ここで、抵抗２４と抵抗２５の抵抗値が等しい
ものとして第２図堕の装置の動作の概要を、第３
図の信号波形図を参照して説明する。今、第２図
のクロツクパルス入力端子６１に第３図にCLで
示す如きクロツクパルス列が印加されたとき、カ
ウンタ１の出力端子Q₁，Q₂，Q₃，Q₄，Q₅，Q₆，
Q₇，およびＴフリツプフロツプ回路１４の出力
端子Qzのレベルは、それぞれ第３図のQ₁，
Q_2×Q₃，Q₄，Q₅，Q₆，Q₇，Qzに示す様に変化す
る。

いま、第１のデイジタル入力端子群D₁₅，D₁₄，
D₁₃，D₁₂，D₁₁に第１のデイジタル入力データと
してD₁＝〔10000〕なる数値が印加され、第２の
デイジタル入力端子群D₂₅，D₂₄，D₂₃，D₂₂，D₂₁
に第２のデイジタル入力データとしてD₂＝
〔00000〕なる数値が印加されているものとする
と、Ｔフリツプフロツプ回路１４の出力端子Qz
のレベルが“０”のもとでは、カウンタ１の出力
が〔0000000〕になつた瞬間にNORゲート回路４
がRSフリツプフロツプ回路６のセツト出力を発
生するが、デイジタルコンパレータ３ａが前記
RSフリツプフロツプ回路６のリセツト出力を発
生しているので、前記RSフリツプフロツプ回路
６の出力端子Qyのレベルは“０”のまま変化せ
ず（リセツト優先の構成になつているものとす
る。）、前記カウンタ１の出力端子Q₆およびQ₇の
レベルがともに“０”になつている間（時刻t₀か
らt₁までの間）はORゲート回路２０の出力レベ
ルが“０”のまま変化せず、NANDゲート回路２
１の出力レベルが“１”となつて、トランジスタ
２７はON状態となり、出力端子６２のレベルに
零となる。

時刻t₁において、前記ORゲート回路２０の出
力レベルは“１”となるが、このときRSフリツ
プフロツプ回路５の出力端子Qx，RSフリツプフ
ロツプ回路５の出力端子Qx，RSフリツプフロツ
プ回路６の反転出力端子ｙのレベルは、いずれ
も“１”となつているので、トランジスタ２３が
ON状態となり、トランジスタ２７がOFF状態と
なつて出力端子６２のレベルはＶc.c.／２となる。

時刻t₂において、カウンタ１の出力が
〔1000000〕となると、デイジタルコンパレータ２
ａがRSフリツプフロツプ回路５のリセツト出力
を発生し、前記RSフリツプフロツプ回路５の出
力端子Qxのレベルが“０”になるので、NAND
ゲート回路２１の出力レベルは“０”から“１”
に移行し、トランジスタ２７がON状態になつて
出力端子６２のレベルは再び零になる。

時刻t₃において、Ｔフリツプフロツプ回路１４
の出力端子Qzのレベルが“１”に移行すると、
第２のデイジタル入力端子群D₂₅〜D₂₁に印加され
ている第２の入力デイジタルデータの数値に関係
なく、デイジタルコンパレータ３ａの第２の比較
用入力端子群B₂₅〜B₂₁に印加されるデータは
〔10000〕に固定されるので、時刻t₃においてNOR
ゲート回路４がRSフリツプフロツプ回路５およ
び６のセツト出力を発生することにより、その出
力端子Qx，Qyはともに“１”に移行し、トラン
ジスタ２３，２７の双方がOFF状態になつて出
力端子６２のレベルはVccとなる。

時刻t₄において、カウンタ１の出力が
〔0010000〕になると、デイジタルコンパレータ３
ａがRSフリツプフロツプ回路６のリセツト出力
を発生するので、トランジスタ２７がON状態に
移行して出力端子６２のレベルは零になる。

時刻t₅において、ORゲート２０の出力レベル
が“０”から“１”に移行し、それまでにRSフ
リツプフロツプ回路６の反転出力端子ｙのレベ
ルは“１”になつているので、トランジスタ２３
がON状態、トランジスタ２７がOFF状態とな
り、出力端子６２のレベルはVcc／２になる。

時刻t₆においてカウンタ１の出力が
〔1000000〕となると、デイジタルコンパレータ２
ａがRSフリツプフロツプ回路５のリセツト出力
を発生し、前記RSフリツプフロツプ回路５の出
力端子Qxのレベルが“０”になるので、NAND
ゲート回路２１の出力レベルは“０”から“１”
に移行し、トランジスタ２７がON状態になつて
出力端子６２のレベルは再び零になる。

結局、第１の入力デイジタルデータD₁が
〔10000〕、第２の入力デイジタルデータD₂が
〔00000〕のとき、出力端子６２のレベルは第３図
のＡ−１の様に変化する。

なお、第３図のＡ−１において、最高レベルは
Vccで、中間レベルがVcc／２、最低レベルは零
である。

次に、第２の入力デイジタルデータD₂として
〔01111〕が印加された場合の動作について説明す
る。

時刻t₀において、NORゲート回路４がRSフリ
ツプフロツプ回路５および６のセツト出力を発生
すると、トランジスタ２３ならびにトランジスタ
２７の双方がOFF状態になり、出力端子６２の
レベルはVccとなる。

時刻t₇において、カウンタ１の出力が
〔0001111〕になると、デイジタルコンパレータ３
ａがRSフリツプフロツプ回路６のリセツト出力
を発生して、ORゲート回路２０の出力レベルが
“０”、したがつてNANDゲート回路２１の出力レ
ベルが“１”に移行し、トランジスタ２７がON
状態になつて出力端子６２のレベルは零となる。

時刻t₁，t₂，t₃，t₄，t₅，t₆においては前述のD₂
＝〔00000〕のときと同様の動作が行なわれ、結
局、第１の入力デイジタルデータD₁が
〔10000〕、第２の入力デイジタルデータD₂が
〔01111〕のとき、出力端子６２のレベルは第３図
のＡ−２の様に変化する。

同様にして、第２の入力デイジタルデータD₂
の数値が〔10000〕，〔10001〕，〔10010〕，
〔10100〕，〔11111〕と変化したとき、それに応じ
てデイジタルコンパレータ３ａによるRSフリツ
プフロツプ回路６のリセツト出力発生時刻が変化
して、換言すれば、第２信号発生回路２００の出
力信号のアクテイブレベル期間が変化して出力端
子６２に現われる信号波形は前記第２の入力デイ
ジタルデータD₂の数値に対応して、第３図のＡ
−２，Ａ−３，Ａ−４，Ａ−５，Ａ−６，Ａ−７
に示す様に変化する。

次に、第２の入力デイジタルデータD₂として
〔10000〕が与えられたもとで第１の入力デイジタ
ルデータD₁の数値が種々に変化したときの動作
について第３図の信号波形図を参照して説明す
る。まず、第１の入力デイジタルデータD₁とし
て〔00000〕なる数値ｂが印加されたとき、カウ
ンタ１の出力が〔0000000〕になつたときにNOR
ゲート回路４がRSフリツプフロツプ回路５のセ
ツト出力が発生するが、デイジタルコンパレータ
２ａも前記RSフリツプフロツプ回路５のリセツ
ト出力を発生するので、出力端子Qxのレベルは
“０”のまま変化しない（リセツト優先）。

したがつて、全期間にわたつてNANDゲート回
路２１の出力レベルは“１”となり、トランジス
タ２７がON状態を維持して出力端子６２のレベ
ルは全期間にわたつて零となる（第３図のＢ−１
参照）。

第１の入力デイジタルデータD₁として
〔01110〕なる数値が印加されたときには、時刻t₀
において、トランジスタ２３ならびにトランジス
タ２７の双方がOFF状態となり、出力端子６２
のレベルはVccとなる。

時刻t₈においてカウンタ１の出力が
〔0010000〕になると、デイジタルコンパレータ３
ａがRSフリツプフロツプ回路６のリセツト出力
を発生し、その結果、ORゲート回路２０の出力
レベルが“０”になり、NANDゲート回路２１の
出力レベルは“１”となつてトランジスタ２７が
ON状態になり、出力端子６２のレベルは零とな
る。

時刻t₁において、前記ORゲート回路２０の出
力レベルは“１”に移行して前記トランジスタ２
７はOFF状態に移行するが、すでにRSフリツプ
フロツプ回路６のの反転出力端子ｙのレベルが
“１”になつていてトランジスタ２３はON状態と
なつているため、出力端子６３のレベルはVcc／
２となる。

時刻t₉において、カウンタ１の出力が
〔0111000〕になると、デイジタルコンパレータ２
ａがRSフリツプフロツプ回路５のリセツト出力
を発生し、その結果、NANDゲート回路２１の出
力レベルが“１”になり、トランジスタ２７が
ON状態となつて出力端子６２のレベルは再び零
となる。

時刻t₃において、カウンタ１の出力が
〔0000000〕になると、出力端子６２のレベルは再
びVccまで上昇し、時刻t₄ではデイジタルコンパ
レータ３ａがRSフリツプフロツプ回路６のリセ
ツト出力を発生する。その結果、出力端子６２の
レベルは零に移行し、時刻t₅ではORゲート回路
２０の出力レベルが“１”に移行するので、出力
端子６２のレベルはVcc／２に移行し、さらに時
刻t₁₀が到来すると、カウンタ１の出力は
〔0111100〕となつて、デイジタルコンパレータ２
ａがRSフリツプフロツプ回路５のリセツト出力
を発生するので、トランジスタ２７がON状態に
移行して出力端子６２のレベルは零となる。

結局、第１の入力デイジタルデータD₁が
〔01110〕、第２の入力デイジタルデータD₂が
〔10000〕のもとでは出力端子６２に現われる出力
信号は第３図のＢ−２に示す如くとなる。

全く同様の動作過程を経て、前記第１の入力デ
イジタルデータD₁が〔01111〕，〔10001〕，
〔10010〕，〔10100〕，（11111〕と変化したとき、出
力端子６２に現われる出力信号OUTは第３図の
Ｂ−３，Ｂ−４，Ｂ−５，Ｂ−６，Ｂ−７に示す
様に変化する。

第３図の信号波形において、それぞれの波形を
Vcc／２でリミツトした波形はNANDゲート回路
２１の出力信号波形を反転したものであり、一
方、それぞれの波形をVcc／２でスライスした波
形はRSフリツプフロツプ回路６の出力信号波形
そのものである。

前記NANDゲート回路２１の出力信号波形は第
１信号発生回路１００の出力信号と、第２信号発
生回路２００の出力信号を時分割で合成した形に
なつており、第１の入力デイジタルデータD₁な
らびに第２の入力デイジタルデータD₂のいずれ
の変化にも応じてカウンタ１の２カウント周期あ
たりのアクテイブレベル期間が変化する。

ところで、NANDゲート回路２１の出力信号波
形は第３図に示されている出力信号波形をVcc／
２でリミツトしたものであるから、前記NANDゲ
ート回路２１の出力信号波形における第１の入力
デイジタルデータD₁と第２の入力デイジタルデ
ータD₂の単位変化（LSBの変化）あたりのゲイ
ン比率は８対１になつている。

すなわち、前記NANDゲート回路２１の出力信
号波形のカウンタ１の２カウント周期におけるア
クテイブレベル期間は前記第１の入力デイジタル
データD₁のLSBの変化に対しては８クロツク周
期分変化しているのに対し、前記第２の入力デイ
ジタルデータD₂のLSBの変化に対しては１クロ
ツク周期分しか変化していない。

ところが、電圧合成回路４００によつて前記第
２のデイジタル入力データD₂の変化に対応する
出力信号分だけ、前記第１のデイジタル入力デー
タD₁の変化に対応する出力信号分に対して２倍
の電圧重みづけがなされている（抵抗２４および
抵抗２５の抵抗値を等しくした場合）ので、出力
端子６２に現われる信号波形をそのまま平滑した
場合にはゲイン比率が４対１となり、一方、出力
端子６２に現われる信号波形のうち、Vcc／２以
下のレベルのみを平滑した場合にはゲイン比率が
８対１となる。

このことは第１の入力デイジタルデータD₁と
第２の入力デイジタルデータD₂を出力信号のア
クテイブレベル期間に関して８対１で論理的に合
成して同一の出力端子に出力したにもかかわらず
外部回路によつてゲイン比率を微調出来ることを
意味する。

この様子を詳しく説明すると、まず、第４図に
示される周知のCRフイルタ回路の入力端子Ｊを
第２図の出力端子６２に接続した場合には、その
CRフイルタ回路の出力端子Ｋに現われる直流電
圧には第１の入力デイジタルデータ成分と第２の
入力デイジタルデータ成分は４対１の割合で合成
されているが、第５図に示したフイルタ回路の入
力端子Ｊを第２図の出力端子６２に接味続すると
様子が異なつてくる。すなわち、第５図のフイル
タ回路は、第２図の装置の出力端子６２に現われ
る信号波形のうち、Vcc／２以下の信号成分を抵
抗２８，２９、トランジスタ３０によつて構成さ
れたスイツチング回路によつて反転し、抵抗３１
とコンデンサ３２からなるフイルタに印加すると
ともに、一方では直接、抵抗３３と前記コンデン
サ３２からなるフイルタに印加しているので、出
力端子Ｋに現われる直流出力電圧におけるゲイン
比率を抵抗３３あるいは抵抗３１の抵抗値を変化
させることによつて微調整することが可能である
だけでなく、正相分と逆相分を加え合わせる構成
になつているので、ゲイン比率を比較的広い範囲
で可変することも出来る。

第６図は別のフイルタ回路の構成例を示したも
ので、ダイオード３４，３５，３６と抵抗３７、
コンデンサ３８によるスイツチング型のフイルタ
回路によつて、高レベル成分のゲイン比率を上昇
させる様に構成されたものである。この例では、
抵抗３９に対する抵抗３７の抵抗比率を調整する
ことによつて、第１の入力デイジタルデータと第
２の入力デイジタルデータのゲイン比率を微調す
ることが出来る。

なお、ダイオード３４〜３６は他の電圧スイツ
チング素子であつてもよい。

第７図に例示したフイルタ回路は第２図の装置
の出力端子６２に現われる信号波形のうち、Vcc
まで上昇する信号分だけを抵抗４０，４１，トラ
ンジスタ４２よりなる第１のスイツチング回路に
よつて取り出し、零近傍の信号分を抵抗４３，４
４、トランジスタ４５よりなる第２のスイツチン
グ回路によつて取り出し、両出力を抵抗４６，４
７、コンデンサ４８よりなる合成フイルタによつ
て合成したもので、前記第１のスイツチング回路
の出力信号には第１の入力デイジタルデータ成分
は含まれているので、抵抗４６を抵抗４７の抵抗
比率を適当に調整することによつて第１の入力デ
イジタルデータと第２の入力デイジタルデータの
ゲイン比率を微調整することが出来る。

なお、第７図の構成では抵抗４６の抵抗値を小
さくしていくことによつて８対１のゲイン比率よ
りも小さい比率に調整することが可能であるが、
トランジスタ４２の出力信号をさらに反転してト
ランジスタ４５の出力信号と合成する構成にすれ
ば、８対１のゲイン比率よりも大きい比率に調整
することが可能となる。

この様に本発明のデイジタル−アナログ変換装
置は、出力信号のアクテイブレベル期間に対する
第１の入力デイジタルデータ成分と第２の入力デ
イジタルデータ成分とを論理構成によつて定まる
合成比率で配分し、さらに前記第１の入力デイジ
タルデータ成分と前記第２の入力デイジタル成分
とを出力振幅に関して、その重みづけを異ならせ
たものであり、２系統のデイジタル量を、このデ
イジタル量に応じて変化するアクテイブレベル期
間を有するパルス信号に変換したうえ、変換され
た２系統のパルス信号を合成して、前記２系統の
デイジタル量のいずれの変化にも応じてアクテイ
ブレベル期間が変化するパルス信号を発生するだ
けでなく、この装置をモノリシツクIC化した場
合には、唯一の信号出力端子６２に簡単なフイル
タ回路を接続するだけで、論理構成によつて定ま
る合成比率を中心に、その合成比率をも調整する
ことが出来、しかも、その場合、主たる合成比率
は内部の論理構成によつて決定されているため、
ICの外部に調整回路を設けたとしても、調整回
路に使用する抵抗部品の抵抗値の個々のばらつき
や経年変化等によつて合成比率が大きく変化して
しまうというおそれは解消する。

本発明のデイジタル−アナログ変換装置は前述
のIEEE論文に紹介されている様な速度制御系と
位相制御系とを含む制御装置の中心部分に使用す
るのに極めて適している。例えば家庭用VTR
（ビデオテープレコーダ）の生産台数は非常な勢
いで増加しており、今後もこの状態が持続するこ
とが予測されるが、この様な時期にあつてVTR
の生産コストを下げるべく制御回路をモノリシツ
クIC化して、ひいては品質の高い製品をより安
く市場に提供することは極めて重要なことである
が、その場合、本発明を適用して、速度制御系と
位相制御系の合成比率を最も多く生産される普及
型の機種に適合する様な値に論理構成によつて設
定しておいて、それ以外の高級型の機種や特殊用
途の機種では外部回路によつて合成比率の微調整
（一般にVTRのメカニズムは方式や機種が異なつ
ても制御系における速度制御ゲインと位相制御ゲ
インの最適合成比率が大幅に変化することはな
い。）を行なう様にすれば、少なくとも普及型の
機構では部品点数は減少し、品質も向上するの
で、市場への供給価格を低減させることが可能に
なる。

なお、第２図に示した実施例では、電圧合成回
路４００は２個の負荷抵抗２４，２５を直列に接
続し、その接続点に出力端子６２を設けて、前記
出力端子６２に対する２個のスイツチングトラン
ジスタ２３，２７の電流重みづけを異ならしめる
様に構成されているが、必らずしもこの様な構成
のみに限定されるものではない。もちろん第２図
の他のブロツクについても同様である。

第８図は本発明で使用し得る電圧合成回路４０
０の別の構成例を示したもので、スイツチングト
ランジスタ４９および５０のコレクタ電流を定電
流化して、負荷抵抗５１において加算する様に構
成されている。

なお、第２図および第８図に示した電圧合成回
路４００は抵抗２４，２５の抵抗値を等しくして
おくか、あるいはトランジスタ４９，５０のコレ
クタ電流を等しくしておくことによつて、NAND
ゲート回路２１もしくはANDゲート回路２１ａ
によつて発生される第３の信号のレベル変化に応
じて単位電圧変化（第２図の場合はVcc／２、第
８図の場合は抵抗５１の抵抗値をＲ、定電流値を
Ioとしたとき、RxIo）を発生させる第１のスイ
ツチング手段（トランジスタ２７あるいはトラン
ジスタ５０）と、RSフリツプフロツプ６によつ
て発生される第２の信号のレベル変化に応じて前
記単位電圧の２倍の電圧変化を発生させる第２の
スイツチング手段（トランジスタ２３あるいはト
ランジスタ４９）によつて構成されていることに
なる。

以上の説明より明らかな様に本発明のデイジタ
ル−アナログ変換装置は、第１の入力デイジタル
データの変化に応じて、クロツクパルスをカウン
トするカウンタのカウント周期あたりのアクテイ
ブレベル期間が変化する第１の信号を発生する第
１信号発生手段と、第２の入力デイジタルデータ
の変化に応じて前記カウンタのカウント周期あた
りのアクテイブレベル期間が変化する第２の信号
を発生する第２信号発生手段と、前記第１の信号
と前記第２の信号を時分割で合成して前記第１の
入力デイジタルデータならびに前記第２のデイジ
タルデータのいずれの変化にも応じて前記カウン
タのカウント周期あたりのアクテイブレベル期間
が変化する第３の信号を発生する第３信号発生手
段と、前記第２の信号と前記第３の信号を同一の
出力端子に異なる電圧レベルで出力する電圧合成
手段を備え、必要に応じて前記出力端子に電圧判
別可能なフイルタ回路を接続する様に構成されて
いるので、２系統のデイジタル量を適当な合成比
率で論理的に合成した出力信号が得られるだけで
なく、前記出力端子にフイルタ回路を接続した場
合には、その定数を変化させることにより、前記
合成比率を外部から容易に微調整することが出
来、さらには、ICの端子数の削減や、信頼性の
向上も可能となるなど、多大の効果を奏するもの
である。

【図面の簡単な説明】

第１図は従来例の回路構成図、第２図は本発明
の一実施例の回路構成図、第３図は同本発明の実
施例の動作を説明するための各部の信号波形図、
第４図は従来のRCフイルタ回路の一例の構成
図、第５図、第６図および第７図はいずれも本発
明の装置に使用して好適なフイルタ回路の例を示
す構成図、第８図は本発明で使用し得る電圧合成
回路の別の例を示す構成図である。 １……カウンタ、１００……第１信号発生回
路、２００……第２信号発生回路、３００……第
３信号発生回路、４００……電圧合成回路。

Claims (1)

1. 【特許請求の範囲】 １ クロツクパルスをカウントするカウンタと、
   第１の入力デイジタルデータの変化に応じて前記
   カウンタのカウント周期あたりのアクテイブレベ
   ル期間が変化する第１の信号を発生する第１信号
   発生手段と、第２の入力デイジタルデータの変化
   に応じて前記カウンタのカウント周期あたりのア
   クテイブレベル期間が変化する第２の信号を発生
   する第２信号発生手段と、前記第１の信号と前記
   第２の信号を時分割で合成して前記第１の入力デ
   イジタルデータならびに前記第２の入力デイジタ
   ルデータのいずれの変化にも応じて前記カウンタ
   のカウント周期あたりのアクテイブレベル期間が
   変化する第３の信号を発生する第３信号発生手段
   と、前記第２の信号と前記第３の信号を同一の出
   力端子に異なる電圧レベルで出力する電圧合成手
   段を備えたことを特徴とするデイジタル−アナロ
   グ変換装置。 ２ 特許請求の範囲第１項の記載において、前記
   第３の信号のレベル変化に応じて単位電圧変化を
   発生させる第１のスイツチング手段と、前記第２
   の信号のレベル変化に応じて前記単位電圧の２倍
   の電圧変化を発生させる第２のスイツチング手段
   によつて前記電圧合成手段を構成したことを特徴
   とするデイジタル−アナログ変換装置。