JPS6151874A - Ｓｏｉ−ｍｏｓの製造方法 - Google Patents
Ｓｏｉ−ｍｏｓの製造方法Info
- Publication number
- JPS6151874A JPS6151874A JP59173260A JP17326084A JPS6151874A JP S6151874 A JPS6151874 A JP S6151874A JP 59173260 A JP59173260 A JP 59173260A JP 17326084 A JP17326084 A JP 17326084A JP S6151874 A JPS6151874 A JP S6151874A
- Authority
- JP
- Japan
- Prior art keywords
- film
- single crystal
- polycrystalline silicon
- psg
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、改良されたＳ ＯＩ （Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）構造のＭＯＳトランジスタ（
ＳＯＩ−ＭＯ８＋−ランジスタ）の製造方法に関する。
ｏｎＩｎｓｕｌａｔｏｒ）構造のＭＯＳトランジスタ（
ＳＯＩ−ＭＯ８＋−ランジスタ）の製造方法に関する。
従来、特開昭５６−６７９２３で開示されたＳＯＩ−Ｍ
ＯＳトランジスタを製作する場合、エネルギービーム照
射により形成されるｌｌｌ結晶膜はアクティブ領域に用
いられていた。しかし、非常に薄いゲート膜程度の絶縁
膜上の多結晶膜にエネルギービームの照射を行なうと上
記絶Ｂ股下のＳｉＮも融解される利点が採用されていな
かった。
ＯＳトランジスタを製作する場合、エネルギービーム照
射により形成されるｌｌｌ結晶膜はアクティブ領域に用
いられていた。しかし、非常に薄いゲート膜程度の絶縁
膜上の多結晶膜にエネルギービームの照射を行なうと上
記絶Ｂ股下のＳｉＮも融解される利点が採用されていな
かった。
本発明の目的は、絶独体膜上に形成するＭＯＳトランジ
スタのアクティブ領域およびゲートが結晶成長したシリ
コン膜で形成されるＳＯＩ−ＭＯＳトランジスタの製造
方法を提供する事にある。
スタのアクティブ領域およびゲートが結晶成長したシリ
コン膜で形成されるＳＯＩ−ＭＯＳトランジスタの製造
方法を提供する事にある。
本発明は開孔部を有する絶縁体膜が表面に形成された単
結晶基板上に単結晶化し得る非晶質もしくは多結晶膜８
体＋１Ｊ Ｉを開孔部を覆うパターン状に形成した後、
ゲート酸化膜を形成し、さらに非晶質もしくは多結晶半
導体膜ＩＩおよびその半導体膜ＩＩを覆うＰＳＧ膜を形
成したのちにエネルギービームの照射を行なう事により
、前記開孔部の単結晶基板を成長種として開孔部から前
記絶縁膜上に単結晶半ｊＨ体膜Ｉの形成および上記半導
体膜■にＰＳＧ膜からリンの拡散をするとともに粒径増
大せしめることを特徴とする。
結晶基板上に単結晶化し得る非晶質もしくは多結晶膜８
体＋１Ｊ Ｉを開孔部を覆うパターン状に形成した後、
ゲート酸化膜を形成し、さらに非晶質もしくは多結晶半
導体膜ＩＩおよびその半導体膜ＩＩを覆うＰＳＧ膜を形
成したのちにエネルギービームの照射を行なう事により
、前記開孔部の単結晶基板を成長種として開孔部から前
記絶縁膜上に単結晶半ｊＨ体膜Ｉの形成および上記半導
体膜■にＰＳＧ膜からリンの拡散をするとともに粒径増
大せしめることを特徴とする。
以下、本発明の一実施例を説明する。
次ず第１図ａの如く、単結晶シリコン基板１の表面に熱
酸化法により０．５μｍの絶縁体膜２を形成する。ここ
で公知の耐熱酸化膜を用いる選択酸化法によりシリコン
基板１の表面に酸化膜のない開孔部３を設けた。この耐
熱酸化膜は、下に薄いバッファ酸化膜をはさんで選択酸
化を行ない。
酸化法により０．５μｍの絶縁体膜２を形成する。ここ
で公知の耐熱酸化膜を用いる選択酸化法によりシリコン
基板１の表面に酸化膜のない開孔部３を設けた。この耐
熱酸化膜は、下に薄いバッファ酸化膜をはさんで選択酸
化を行ない。
その後耐熱酸化膜、バッファ酸化除去により開孔部を形
成出来る。この後、全面に１５さ０．４μｍの多結晶シ
リコン膜４をＣＶＤ法により形成し１、ＭＯ３＋−ラン
ジスタのアクティブ領域となる領域を通゛）；ｉ−のホ
１〜エツチング法により形成した。次に、全面にノリさ
：３５ ｎ ｍの５ｉＯ２１１Ｑ５および厚さ０．３５
μｍ の多結晶シリコン１漠６をＣＶＤ法により形成し
た後、ＰＳＧ膜７をＣＶＤ法によって被若した。
成出来る。この後、全面に１５さ０．４μｍの多結晶シ
リコン膜４をＣＶＤ法により形成し１、ＭＯ３＋−ラン
ジスタのアクティブ領域となる領域を通゛）；ｉ−のホ
１〜エツチング法により形成した。次に、全面にノリさ
：３５ ｎ ｍの５ｉＯ２１１Ｑ５および厚さ０．３５
μｍ の多結晶シリコン１漠６をＣＶＤ法により形成し
た後、ＰＳＧ膜７をＣＶＤ法によって被若した。
この状＃ｉ＋で工不ルキービーｔ１例えばレーザ光８を
照射することにより多結晶シリコン膜４を開孔部３から
５１０２１模２上に単結晶化すると同時に、上層の多結
晶シリコン膜６が粒径１Ｍ人し、かつＰＳＧ膜７からリ
ン（Ｐ）拡散される。その後、第１図すの如＜、ＰＳＧ
膜を除去し１通常のホトエツチング法によりゲート９を
形成した。さらに。
照射することにより多結晶シリコン膜４を開孔部３から
５１０２１模２上に単結晶化すると同時に、上層の多結
晶シリコン膜６が粒径１Ｍ人し、かつＰＳＧ膜７からリ
ン（Ｐ）拡散される。その後、第１図すの如＜、ＰＳＧ
膜を除去し１通常のホトエツチング法によりゲート９を
形成した。さらに。
試料表面に５ Ｘ １０″５ａｎ−”の砒素（Ａｓ）イ
オン打込みによりソース１０およびトレーｒン１１を形
成した。ゲート９は粒径増大、リン拡散および砒素イオ
ン打込みにより低抵抗化した。
オン打込みによりソース１０およびトレーｒン１１を形
成した。ゲート９は粒径増大、リン拡散および砒素イオ
ン打込みにより低抵抗化した。
また、アクティブ領域はＳ Ｏ丁１＋Ｗ造であるためバ
ルク素子に比べて高速化出来る。
ルク素子に比べて高速化出来る。
また、エネルギービーム照射時にゲー１−９となる多結
晶シリコン膜６および絶、１ツ（体膜２が試料のほぼ全
面を覆うため、単結晶シリコン基板１に与える熱的影響
を防止することが出きる。
晶シリコン膜６および絶、１ツ（体膜２が試料のほぼ全
面を覆うため、単結晶シリコン基板１に与える熱的影響
を防止することが出きる。
上記実施例においては、半導体Ｈ科としてシリコンを例
どしたが、その他ＧｅやＣ’ｓ ａ Ａ ｓの様な材料
にも篇用できる。また、絶縁体膜も熱酸化膜に限らず、
ＣＶＤ−８ｉｏ２． 窒化膜を用いてもよく、またイオ
ン打込みもＡｓに限らず、ＰおよびＢ等のＮ又はＰ導電
型を与える元素イオンを用いてもよい、□さらにエネル
ギービームとしてレーザビームを用いているが、電子線
、ストリップヒータ等による局所加熱によっても同様の
効果が得られる。また、多結晶シリコンの代わりに非晶
質シリコン膜を用いてもよい。
どしたが、その他ＧｅやＣ’ｓ ａ Ａ ｓの様な材料
にも篇用できる。また、絶縁体膜も熱酸化膜に限らず、
ＣＶＤ−８ｉｏ２． 窒化膜を用いてもよく、またイオ
ン打込みもＡｓに限らず、ＰおよびＢ等のＮ又はＰ導電
型を与える元素イオンを用いてもよい、□さらにエネル
ギービームとしてレーザビームを用いているが、電子線
、ストリップヒータ等による局所加熱によっても同様の
効果が得られる。また、多結晶シリコンの代わりに非晶
質シリコン膜を用いてもよい。
本発明によれば、絶縁体膜上に形成するＭＯＳトランジ
スタのアクティブ領域を単結晶シリコン、ゲート電極を
粒径増大したシリコンで構成できるので、高速動作のＳ
○Ｉ−ＭＯ３＋−ランジスタが製作できる。
スタのアクティブ領域を単結晶シリコン、ゲート電極を
粒径増大したシリコンで構成できるので、高速動作のＳ
○Ｉ−ＭＯ３＋−ランジスタが製作できる。
第１図は本発明の一実施態様を示す試料の断面図である
。 １・・・単結晶シリコン基板、２・・・絶、＠体膜、３
・・・開孔部、４，６・・・多結晶シリコン膜、５・・
・Ｓｉｎ。
。 １・・・単結晶シリコン基板、２・・・絶、＠体膜、３
・・・開孔部、４，６・・・多結晶シリコン膜、５・・
・Ｓｉｎ。
Claims (1)
- 半導体基板に被着した絶縁膜上にＭＯＳトランジスタ
を形成する方法において、単結晶基板の表面に開孔部を
有する絶縁体膜を形成する工程と、前記開孔部をパター
ン内に有する多結晶あるいは非晶質半導体膜 I を形成
し、その後、絶縁膜を被着し、さらに多結晶あるいは非
晶質半導体膜IIおよびその半導体膜IIを覆うＰＳＧ膜を
形成する工程と、然るのちエネルギービーム照射により
、前記半導体膜 I を絶縁体膜の開孔部から絶縁体膜上
に単結晶化せしめると同時に、前記半導体膜IIの結晶粒
径の増大および前記ＰＳＧ膜から前記半導体膜IIへのリ
ン拡散が生じる工程を具備し、前記単結晶化した半導体
膜 I にソースおよびドレイン、また前記粒径増大した
半導体膜IIにゲートを形成する事を特徴とするＳＯＩ−
ＭＯＳの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173260A JPS6151874A (ja) | 1984-08-22 | 1984-08-22 | Ｓｏｉ−ｍｏｓの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173260A JPS6151874A (ja) | 1984-08-22 | 1984-08-22 | Ｓｏｉ−ｍｏｓの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151874A true JPS6151874A (ja) | 1986-03-14 |
Family
ID=15957148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173260A Pending JPS6151874A (ja) | 1984-08-22 | 1984-08-22 | Ｓｏｉ−ｍｏｓの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5312771A (en) * | 1990-03-24 | 1994-05-17 | Canon Kabushiki Kaisha | Optical annealing method for semiconductor layer and method for producing semiconductor device employing the same semiconductor layer |
-
1984
- 1984-08-22 JP JP59173260A patent/JPS6151874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5312771A (en) * | 1990-03-24 | 1994-05-17 | Canon Kabushiki Kaisha | Optical annealing method for semiconductor layer and method for producing semiconductor device employing the same semiconductor layer |
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