JPS6152193A - Ｐｗｍ制御回路 - Google Patents
Ｐｗｍ制御回路Info
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- JPS6152193A JPS6152193A JP59173357A JP17335784A JPS6152193A JP S6152193 A JPS6152193 A JP S6152193A JP 59173357 A JP59173357 A JP 59173357A JP 17335784 A JP17335784 A JP 17335784A JP S6152193 A JPS6152193 A JP S6152193A
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- JP
- Japan
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- signal
- pwm
- down counter
- output
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＰＷＭインバータの制御装置に関し、特にイン
バータの出力電圧を制御するため基準信号をそれｌこ応
じたパルス巾Ｉこ変換するＰＷＭ制御回路に関する。
バータの出力電圧を制御するため基準信号をそれｌこ応
じたパルス巾Ｉこ変換するＰＷＭ制御回路に関する。
し発明の技術的背景とその問題点〕
交流電動機の安価な可変遠制＃Ｊ装置として第４図に示
すようなトランジスタインバータをＰＷＭ制御する、い
わゆる汎用インバータが広く用いられる様になってきた
。第４図ｆこおいて商用電源ｌの交流出力電圧は整流器
２およびコンデンサ３によって整流、平滑され直流電圧
に変換される。直流電圧はインバータ４のＰ Ｗ Ｍ
？ｌＩ制御によりさらに可変電圧可変周波数の交流電圧
に変換されて誘導電動機に印加される。したがって、Ｐ
ＷＭ制＃により誘導電動機を可変速運転することができ
る。
すようなトランジスタインバータをＰＷＭ制御する、い
わゆる汎用インバータが広く用いられる様になってきた
。第４図ｆこおいて商用電源ｌの交流出力電圧は整流器
２およびコンデンサ３によって整流、平滑され直流電圧
に変換される。直流電圧はインバータ４のＰ Ｗ Ｍ
？ｌＩ制御によりさらに可変電圧可変周波数の交流電圧
に変換されて誘導電動機に印加される。したがって、Ｐ
ＷＭ制＃により誘導電動機を可変速運転することができ
る。
しかしＰＷＭインバータはその原理上、変調周波数に起
因する騒音を発生する。トランジスタインバータは数キ
ロヘルツの変調周波数でしかＰＷＭできないため、かな
りの騒音を発生し用途拡大を妨げていた。このため、Ｐ
ＷＭインバータの低騒音化が望まれていた。トランジス
タよりも高速なバリー素子として開発されたＦＥＴある
いはＩＧ’ＩＩなどを用いれば数十キロヘルツの変調周
波数も可能である。このため、これらの高速スイッチン
グ素子を用いたインバータ用として高速のＰＷＭ制御回
路が必要となつ゛てきた。従来、搬送波として三角波を
用いて基準信号波形とコンパレータ１ζて比較してＰＷ
Ｍ信号を得るＰＷＭ方式が一般的であったが、数十キロ
ヘルツで三角波を発生することが困難であるため、この
方式の高速化は難しい。
因する騒音を発生する。トランジスタインバータは数キ
ロヘルツの変調周波数でしかＰＷＭできないため、かな
りの騒音を発生し用途拡大を妨げていた。このため、Ｐ
ＷＭインバータの低騒音化が望まれていた。トランジス
タよりも高速なバリー素子として開発されたＦＥＴある
いはＩＧ’ＩＩなどを用いれば数十キロヘルツの変調周
波数も可能である。このため、これらの高速スイッチン
グ素子を用いたインバータ用として高速のＰＷＭ制御回
路が必要となつ゛てきた。従来、搬送波として三角波を
用いて基準信号波形とコンパレータ１ζて比較してＰＷ
Ｍ信号を得るＰＷＭ方式が一般的であったが、数十キロ
ヘルツで三角波を発生することが困難であるため、この
方式の高速化は難しい。
しかも、三角波と基準信号とのレベルを合っていないた
め出力信号に直流分が含まれたり、多相のＰＷＭの場合
、各相間でアンバランスを生じたりして微妙な調整を必
要である。
め出力信号に直流分が含まれたり、多相のＰＷＭの場合
、各相間でアンバランスを生じたりして微妙な調整を必
要である。
し発明の目的〕
本発明は高速のＰＷＭ制御を行なうことができ、無調整
ですむようディジタル化し、しかもこれを簡単な回路で
実現出来るＰＷＭ制御回路を提供することを目的とする
。
ですむようディジタル化し、しかもこれを簡単な回路で
実現出来るＰＷＭ制御回路を提供することを目的とする
。
本発明は、数値をコンプリメンタリバイナリで表わすと
き数値が正であるか負であるかかその最上位ビット（符
号ビット）によって示されることを利用し、アップダウ
ンカウンタのプリセット入力に基準信号を与えると出力
カウント値の最上位ビットに直接、基準信号に比例した
デユーティのＰＷＭ信号が得られるようにアップダウン
カウンタをフントロールするものである。
き数値が正であるか負であるかかその最上位ビット（符
号ビット）によって示されることを利用し、アップダウ
ンカウンタのプリセット入力に基準信号を与えると出力
カウント値の最上位ビットに直接、基準信号に比例した
デユーティのＰＷＭ信号が得られるようにアップダウン
カウンタをフントロールするものである。
し発明の構成〕
第３図に本発明をもちいた誘導電動機のＶβ制却装置の
実施例を示す。図において、１０はインノく−タの運転
周波数を設定する周波数設定器、１１はψコンバータ、
１２はカウンタ、１３はφコンノく一夕である。１４０
〜１４ＷはＲＯＭであり〜Φコン／く一タ１３の出力に
よって振幅を制御されカウンタ１２の出力によって周波
数を制御される正弦波関数発生器として動作するような
関数がコンプリメンタリバイナリにて書き込まれている
。ただし、１４Ｕ。
実施例を示す。図において、１０はインノく−タの運転
周波数を設定する周波数設定器、１１はψコンバータ、
１２はカウンタ、１３はφコンノく一夕である。１４０
〜１４ＷはＲＯＭであり〜Φコン／く一タ１３の出力に
よって振幅を制御されカウンタ１２の出力によって周波
数を制御される正弦波関数発生器として動作するような
関数がコンプリメンタリバイナリにて書き込まれている
。ただし、１４Ｕ。
１４’／、１４Ｗに書き込まれている関数は出力が３相
正弦波となるように１２０度づつずれた関数となってい
る。本発明のＰＷＭ制御回路は基準周波数発生器１５、
変調制御回路１６およびアップダウンカウンタ１７０−
１７Ｗから成る。１５はＰＷＭ回路の動作速度の基準と
なるクロックパルスを発生する基準周波数発生器、１６
はクロックパルスを所定数だけカウントする毎に信号を
発生してアップダウンカウンタ１３をＰＷＭ信号発生器
として動作させる変調制御回路、１７Ｕ〜１７Ｗはアッ
プダウンカウンタである。
正弦波となるように１２０度づつずれた関数となってい
る。本発明のＰＷＭ制御回路は基準周波数発生器１５、
変調制御回路１６およびアップダウンカウンタ１７０−
１７Ｗから成る。１５はＰＷＭ回路の動作速度の基準と
なるクロックパルスを発生する基準周波数発生器、１６
はクロックパルスを所定数だけカウントする毎に信号を
発生してアップダウンカウンタ１３をＰＷＭ信号発生器
として動作させる変調制御回路、１７Ｕ〜１７Ｗはアッ
プダウンカウンタである。
アップダウンカウンタ１７０〜１７Ｗのプリセット端子
ｆこはＲＯＭ １４（Ｊ−１４Ｗの出力がＰＷＭ基準信
号として入力される。変調制御回路１５によって制御さ
れつつ、クロックパルスをカウントすることＩこよって
アップダウンカウンタ１７０〜１７Ｗのカウント値出力
端子の最上位ビットにＰＷＭ基準信号に応じたＰＷＭ信
号が出力される。
ｆこはＲＯＭ １４（Ｊ−１４Ｗの出力がＰＷＭ基準信
号として入力される。変調制御回路１５によって制御さ
れつつ、クロックパルスをカウントすることＩこよって
アップダウンカウンタ１７０〜１７Ｗのカウント値出力
端子の最上位ビットにＰＷＭ基準信号に応じたＰＷＭ信
号が出力される。
１７０〜１７Ｗはおなしであるから一相分のみについて
本発明の一実施例を示すＰＷＭ制御回路の詳細を第１図
に示す。第１図において、１８はＰＷＭ基準信号Ｖであ
り、アップダウンカウンタ１７のプリセット端子１ζ入
力される。ただし、基準信号ＶがＮビットであるとき、
アップダウンカウンタ１７はそれよりビット数が多くな
ければならない。ここでは（Ｎ＋ｌ）ビットであるとす
る。このとき、基準信号Ｖの最下位ビット（０ビツト）
〜最上位ビット（Ｎ−１）ビットがアップダウンカウン
タエフのプリセット入力のＯピットル（Ｎ−１）ビット
に入力される。プリセット端子の最上位ビット（Ｎビッ
ト）端子は（Ｎ−１）ビットの入力端子と接続されてお
り基準信号Ｖの符号ビットが入力される。
本発明の一実施例を示すＰＷＭ制御回路の詳細を第１図
に示す。第１図において、１８はＰＷＭ基準信号Ｖであ
り、アップダウンカウンタ１７のプリセット端子１ζ入
力される。ただし、基準信号ＶがＮビットであるとき、
アップダウンカウンタ１７はそれよりビット数が多くな
ければならない。ここでは（Ｎ＋ｌ）ビットであるとす
る。このとき、基準信号Ｖの最下位ビット（０ビツト）
〜最上位ビット（Ｎ−１）ビットがアップダウンカウン
タエフのプリセット入力のＯピットル（Ｎ−１）ビット
に入力される。プリセット端子の最上位ビット（Ｎビッ
ト）端子は（Ｎ−１）ビットの入力端子と接続されてお
り基準信号Ｖの符号ビットが入力される。
変調制卸回路１６はクロックパルスをＭ （＝ ２’−
１−１）個カウントする毎に ｕ １ ｎのパルスを出
力する分周器１９の出力信号が、ｕ１′のときのみクロ
ックパルスをカウントする４進ガウンタ２０、アンド回
路２１．２２、否定論理回路２３．２４から成っている
。４進カウンタ２０のカウント値出力のうち上位ビット
はアップダウンカウンタ１７のアップダウン切り換え端
子に接続される。また、３人力のアンド回路２１にも入
力され、４進カウンタ２０のカウント値の下位ビットを
否定論理回路２３）こて否定論理をとられた信号、およ
び分周器１９の出力信号とのアンドがとられる。アンド
回路２１の出力はアップダウンカウンタ１７のロード端
子に入力される。４進カウンタ２０の下位ビットはアン
ド回路２２にて分周器１９の出力信号とのアンドをとら
れた後、否定論理回路２４を介してアップダウンカウン
タ１７のカウントイネーブル端子に入力される。アップ
ダウンカウンタ１７には基準周波数発生器１５の出力が
クロックパルスとして入力される。
１−１）個カウントする毎に ｕ １ ｎのパルスを出
力する分周器１９の出力信号が、ｕ１′のときのみクロ
ックパルスをカウントする４進ガウンタ２０、アンド回
路２１．２２、否定論理回路２３．２４から成っている
。４進カウンタ２０のカウント値出力のうち上位ビット
はアップダウンカウンタ１７のアップダウン切り換え端
子に接続される。また、３人力のアンド回路２１にも入
力され、４進カウンタ２０のカウント値の下位ビットを
否定論理回路２３）こて否定論理をとられた信号、およ
び分周器１９の出力信号とのアンドがとられる。アンド
回路２１の出力はアップダウンカウンタ１７のロード端
子に入力される。４進カウンタ２０の下位ビットはアン
ド回路２２にて分周器１９の出力信号とのアンドをとら
れた後、否定論理回路２４を介してアップダウンカウン
タ１７のカウントイネーブル端子に入力される。アップ
ダウンカウンタ１７には基準周波数発生器１５の出力が
クロックパルスとして入力される。
第１２図の回路の動作を第２図の動作波形図にしたがっ
て説明する。簡単のため、基準信号Ｖは４ビツトで与え
られるとする。基準信号Ｖの最大値）２７ 、最小値は
−７である。基準信号Ｖが正負に渡って変化するときＯ
に対して対称な波形とするため、−８は用いない。アッ
プダウンカウンタ１７は、ｓ （＝４＋１） ビット、
分周器１９の分周比Ｍは７ （＝２”−１） とする
。
て説明する。簡単のため、基準信号Ｖは４ビツトで与え
られるとする。基準信号Ｖの最大値）２７ 、最小値は
−７である。基準信号Ｖが正負に渡って変化するときＯ
に対して対称な波形とするため、−８は用いない。アッ
プダウンカウンタ１７は、ｓ （＝４＋１） ビット、
分周器１９の分周比Ｍは７ （＝２”−１） とする
。
第２図において、ａは基準周波数発生器１５の出力する
クロックパルス波形である。分周器１９はクロックパル
スを７カウントする毎に１クロック分の巾のパルスをｂ
のようｆこ出力する。４進カウンタ２０は分周器比の出
力パルスが＋＋１”であるときにのみカウントしｃ、ｄ
のようなカウント値を出力する。Ｃが下位ビット、ｄが
上位ビット出力信号である。アンド回路２１は、４進カ
ウンタ２０の上位ビット出力信号ｄと下位ビット出力信
号Ｃの否定論理信号と、分周器１９の出力信号すとのア
ンドをとるから、アンド回路２１の出力はカウンタ２０
のカウント値か２のときｌこのみ分周器１９の出力パル
スｂ信号を通過させるｅｌこ示す信号となる。信号ｅは
、アップダウンカウンタ１７のロード端子に入力される
。否定論理回路２４には分周器１９の出力信号すと４進
カウンタ２０の下位ビット出力信号Ｃとのアンド信号が
入力されているから、否定倫理回路２４はｆのよう「こ
、４進カウンタ２０のカウント値が１または３のときｔ
こ、分周器１９がパルスを出力したときのみ、そのパル
スの反転信号を出力する。
クロックパルス波形である。分周器１９はクロックパル
スを７カウントする毎に１クロック分の巾のパルスをｂ
のようｆこ出力する。４進カウンタ２０は分周器比の出
力パルスが＋＋１”であるときにのみカウントしｃ、ｄ
のようなカウント値を出力する。Ｃが下位ビット、ｄが
上位ビット出力信号である。アンド回路２１は、４進カ
ウンタ２０の上位ビット出力信号ｄと下位ビット出力信
号Ｃの否定論理信号と、分周器１９の出力信号すとのア
ンドをとるから、アンド回路２１の出力はカウンタ２０
のカウント値か２のときｌこのみ分周器１９の出力パル
スｂ信号を通過させるｅｌこ示す信号となる。信号ｅは
、アップダウンカウンタ１７のロード端子に入力される
。否定論理回路２４には分周器１９の出力信号すと４進
カウンタ２０の下位ビット出力信号Ｃとのアンド信号が
入力されているから、否定倫理回路２４はｆのよう「こ
、４進カウンタ２０のカウント値が１または３のときｔ
こ、分周器１９がパルスを出力したときのみ、そのパル
スの反転信号を出力する。
この信号ｆは、アップダウンカウンタ１７のカウントイ
ネーブル端子に入力される。
ネーブル端子に入力される。
これらの信号ｄ、ｅ、ｆによりアップダウンカウンタ１
７はコントロールされ、ＰＷＭ信号発生器として動作す
る。信号ｄＸｅ、ｆは、分周器１９の出力と４進カウン
タ２０のカウント値出力との論理合成によりつくられる
から、クロックパルスの２８（＝７ｘ４）カウントを周
期とする信号となる。この周期はＰＷＭの変調周波数の
１周期］こ相当する。
７はコントロールされ、ＰＷＭ信号発生器として動作す
る。信号ｄＸｅ、ｆは、分周器１９の出力と４進カウン
タ２０のカウント値出力との論理合成によりつくられる
から、クロックパルスの２８（＝７ｘ４）カウントを周
期とする信号となる。この周期はＰＷＭの変調周波数の
１周期］こ相当する。
ロード端子には信号ｅが入力されているから、この信号
が＋＋１”であるときにクロックパルスが立ち上がるＴ
１のタイミングで、アップダウンカウンタ１７はプリセ
ット端子に与えられている基準信号Ｖをセットする。カ
ウントイネーブル端子］こ１１信号ｆが入力されている
から、この信号がＲＯ”であるときＩこクロックパルス
がたちあがるＴ２およびＴ４のタイミングではアップダ
ウンカウンタ１７はカウント動作を行なわない。またア
ップダウン切り換え端子には信号ｄが入力されているか
ら、Ｔ２からＴ４のタイミングまではダウンカウント動
作、Ｔ４から、つぎのサイクルのＴ２まではアップカウ
ント動作をする。
が＋＋１”であるときにクロックパルスが立ち上がるＴ
１のタイミングで、アップダウンカウンタ１７はプリセ
ット端子に与えられている基準信号Ｖをセットする。カ
ウントイネーブル端子］こ１１信号ｆが入力されている
から、この信号がＲＯ”であるときＩこクロックパルス
がたちあがるＴ２およびＴ４のタイミングではアップダ
ウンカウンタ１７はカウント動作を行なわない。またア
ップダウン切り換え端子には信号ｄが入力されているか
ら、Ｔ２からＴ４のタイミングまではダウンカウント動
作、Ｔ４から、つぎのサイクルのＴ２まではアップカウ
ント動作をする。
いま、基準信号Ｖが０であるとする。基準信号は４ビツ
トで与えるから、バイナリで表わすと（００００）であ
る。アップダウンカウンタ１７は５ビツトで、そのプリ
セット端子の最上位ビットには、基準信号の最上位ビッ
トとおな・じ信号が与えられるから（０００００）
が与えられている。Ｔ１のタイミングでこの値がアップ
ダウンカウンタ１７にセットされ、この値からアップカ
ウント動作をおこなう。アップダウンカウンタ１７のカ
ウント値を階段波形にて、ｇの１にしめす。Ｔ２のひと
つ前のクロックパルスにてカウント値は６となる。
トで与えるから、バイナリで表わすと（００００）であ
る。アップダウンカウンタ１７は５ビツトで、そのプリ
セット端子の最上位ビットには、基準信号の最上位ビッ
トとおな・じ信号が与えられるから（０００００）
が与えられている。Ｔ１のタイミングでこの値がアップ
ダウンカウンタ１７にセットされ、この値からアップカ
ウント動作をおこなう。アップダウンカウンタ１７のカ
ウント値を階段波形にて、ｇの１にしめす。Ｔ２のひと
つ前のクロックパルスにてカウント値は６となる。
この値はバイナリでは（００１１ｏ）であるから、アッ
プダウンカウンタ１７の最上位ビットには”Ｏ”が出力
されている。Ｔ２のタイミングでアップダウン切り換え
信号が１１０”となる。このタイミングではカウントイ
ネーブル端子にＩＩＱ＃が与えられているからカウント
動作を一時停止し、七のつぎのクロックパルスからアッ
プダウンカウンタＩ７はダウンカウントモードでカウン
トを再開する。Ｔ３のタイミングでカウント値は０から
−１となる。
プダウンカウンタ１７の最上位ビットには”Ｏ”が出力
されている。Ｔ２のタイミングでアップダウン切り換え
信号が１１０”となる。このタイミングではカウントイ
ネーブル端子にＩＩＱ＃が与えられているからカウント
動作を一時停止し、七のつぎのクロックパルスからアッ
プダウンカウンタＩ７はダウンカウントモードでカウン
トを再開する。Ｔ３のタイミングでカウント値は０から
−１となる。
−１をバイナリで表わすと（１１１１１） であり、
アップダウンカウンタ１７の出力最上位ビットはこのタ
イミングで０”から°゛１”に変化する。この後、アッ
プダウンカウンタ１７はダウンカウントを続け、Ｔ４の
ひとつ前のクロックパルスにてカウント値は−７となる
。この値はバイナリで（１１００１）である。Ｔ４のタ
イミングでカウントを一時停止した後、Ｔ５までアップ
カウント動作をする。タイミングＴ５はつぎのサイクル
の始まりＴ１でもあるから、ふたたびプリセット入力を
カウンタにセットして同様な動作を繰り返す。基準信号
Ｖが新しい値に変わっていない場合にはちょうど、Ｔ５
のタイミングでカウント値は０に戻っており、基準信号
Ｖの値と一致している。このＴ１からで５まで、すなわ
ち変調周波数の１周期間のアップダウンカウンタ１７の
カウント値の最上位ビットの状態をｎの鳳に示す。変調
周波数の１周期はクロックパルスの２８力ウント分の時
間であり、そのうち出力ＰＷＭ信号がｔｌ Ｑ ｎであ
るのはクロックパルス１４カウン゛ト分の時間であるか
ら、デユーティは７／１４ （＝１４／２８ ） で
ある。
アップダウンカウンタ１７の出力最上位ビットはこのタ
イミングで０”から°゛１”に変化する。この後、アッ
プダウンカウンタ１７はダウンカウントを続け、Ｔ４の
ひとつ前のクロックパルスにてカウント値は−７となる
。この値はバイナリで（１１００１）である。Ｔ４のタ
イミングでカウントを一時停止した後、Ｔ５までアップ
カウント動作をする。タイミングＴ５はつぎのサイクル
の始まりＴ１でもあるから、ふたたびプリセット入力を
カウンタにセットして同様な動作を繰り返す。基準信号
Ｖが新しい値に変わっていない場合にはちょうど、Ｔ５
のタイミングでカウント値は０に戻っており、基準信号
Ｖの値と一致している。このＴ１からで５まで、すなわ
ち変調周波数の１周期間のアップダウンカウンタ１７の
カウント値の最上位ビットの状態をｎの鳳に示す。変調
周波数の１周期はクロックパルスの２８力ウント分の時
間であり、そのうち出力ＰＷＭ信号がｔｌ Ｑ ｎであ
るのはクロックパルス１４カウン゛ト分の時間であるか
ら、デユーティは７／１４ （＝１４／２８ ） で
ある。
ｇｌこおいて１〜Ｖは、様々な値の基準信号の場合のカ
ウント値を表わしており、ｎの１〜ｖ）よそれぞれの場
合の出力ＰＷＭ信号を示している。その何れも、カウン
ト値はＴ２で最大値を、Ｔ４で最小値をとる。
ウント値を表わしており、ｎの１〜ｖ）よそれぞれの場
合の出力ＰＷＭ信号を示している。その何れも、カウン
ト値はＴ２で最大値を、Ｔ４で最小値をとる。
１は基準信号Ｖが最大値７の場合であり、そのときカウ
ント値の最大値は１３、最／Ｊ−値はＯとなる。
ント値の最大値は１３、最／Ｊ−値はＯとなる。
５ビツトのアップダウンカウンタを使用したから基準信
号が最大値のときに取り得る最大のカウント値１３のと
きにもオーバフローで最上位ビットが変化してしまうこ
とがない。ノ・イナリでは（００１１１）、（０１１０
１）、（０００００） であり、最上位ビット出力が
ＩＩＱ＃であるデユーティは１ （＝２８／２８）であ
る０ ■は基準信号Ｖが４の場合で、カウント値の最大値は１
０、最小値は−３となる。バイナリでは（００１００）
、（０１０１０）、（１１１０１） だから、最上位
ビットは変化している。ｇの■から最上位ビットがｔｌ
Ｑ”であるのはクロックパルスで２２力ウント分の時間
である。デユーティはＩ １／１４ （＝２２／２ Ｂ
）である。
号が最大値のときに取り得る最大のカウント値１３のと
きにもオーバフローで最上位ビットが変化してしまうこ
とがない。ノ・イナリでは（００１１１）、（０１１０
１）、（０００００） であり、最上位ビット出力が
ＩＩＱ＃であるデユーティは１ （＝２８／２８）であ
る０ ■は基準信号Ｖが４の場合で、カウント値の最大値は１
０、最小値は−３となる。バイナリでは（００１００）
、（０１０１０）、（１１１０１） だから、最上位
ビットは変化している。ｇの■から最上位ビットがｔｌ
Ｑ”であるのはクロックパルスで２２力ウント分の時間
である。デユーティはＩ １／１４ （＝２２／２ Ｂ
）である。
■は基準信号Ｖが−４の場合で、カウント値の最大値は
２、最小値は−１１、バイナリでは（１１１００）、（
０００１０）、（１０１０１） である。最上位ビッ
トがζ１０１１１であるデユーティは３／１４ （＝６
／２８ ）である。
２、最小値は−１１、バイナリでは（１１１００）、（
０００１０）、（１０１０１） である。最上位ビッ
トがζ１０１１１であるデユーティは３／１４ （＝６
／２８ ）である。
Ｖは基準信号が−７の場合でカウント値の最大値は−１
、最小値は−１４、バイナリでは（１１００１）、（１
１１１１）、（１００１０） となり、最上位ビット
−／）Ｋ”Ｏ”であるデユーティは０（＝０／２８）と
なる。このときも負の数からダウンカウントするときオ
ーバフローを生じないのはアップダウンカウンタ１３に
５ピツトのものを使用したからである。
、最小値は−１４、バイナリでは（１１００１）、（１
１１１１）、（１００１０） となり、最上位ビット
−／）Ｋ”Ｏ”であるデユーティは０（＝０／２８）と
なる。このときも負の数からダウンカウントするときオ
ーバフローを生じないのはアップダウンカウンタ１３に
５ピツトのものを使用したからである。
基準信号Ｖを７から−７まで変えたとき、出力ＰＷＭ信
号のデユーティは１から０まで１／１４ 刻みで変化し
、最大値から最小値まで完全Ｉζ基準信号に比例した巾
のＰＷＭ信号を得ることができる。
号のデユーティは１から０まで１／１４ 刻みで変化し
、最大値から最小値まで完全Ｉζ基準信号に比例した巾
のＰＷＭ信号を得ることができる。
第１図、第２図では、説明及び図面の簡単化のため、基
準信号を４ビツトの値で説明したが、第３図の回路にお
いてじゅうぶんな分解能を得るため、８ビツトのアップ
ダウンカウンタをもちいれば７ビツト分解能のＰＷＭを
行なうことができる。このとき、分周器１９の分周比は
６３とすればよい。もちろん、ディジタル回路で構成さ
れているから、高速でＰＷＭを行なえる。したがって、
この因制御回路を用いた第３図の制御装置ではＲＯＭ１
４Ｕ〜１４Ｗから与えられる正弦波状の基準信号Ｉこ忠
実にＰＷＭすることができ、高効率で誘導電動機を可変
速運転できる。また、第３図のように３相のＰＷＭを行
なう場合には、アップダウンカウンタ１７が各相銀に必
要となるだけで、基準周波数発生器１５及び変調制卸回
路１６はひとつでよいから非常に簡単な回路で多相ＰＷ
Ｍ信号を生じさせることができる。
準信号を４ビツトの値で説明したが、第３図の回路にお
いてじゅうぶんな分解能を得るため、８ビツトのアップ
ダウンカウンタをもちいれば７ビツト分解能のＰＷＭを
行なうことができる。このとき、分周器１９の分周比は
６３とすればよい。もちろん、ディジタル回路で構成さ
れているから、高速でＰＷＭを行なえる。したがって、
この因制御回路を用いた第３図の制御装置ではＲＯＭ１
４Ｕ〜１４Ｗから与えられる正弦波状の基準信号Ｉこ忠
実にＰＷＭすることができ、高効率で誘導電動機を可変
速運転できる。また、第３図のように３相のＰＷＭを行
なう場合には、アップダウンカウンタ１７が各相銀に必
要となるだけで、基準周波数発生器１５及び変調制卸回
路１６はひとつでよいから非常に簡単な回路で多相ＰＷ
Ｍ信号を生じさせることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するだめのタイムチャート、第３図
は本発明を適用して誘導電動機のＶβ制脚を行なう制御
装置のブロック図、第４図は本発明を適用出来るトラン
ジスタインバータの主回路図である。 １・・・商用電源 ２６１．整流器３・・・コン
デンサ ４・・・インバータ５・・・誘導電動機
ｌＵ、・・周波数設定器１１・・・ψコンバータ
１２・・・カウンタ１３・・・〜Φコンバータ １４Ｕ
〜１４Ｗ・・・ＲＯＭ１５・・・基準周波数発生器 １８・・・基準信号 １９・・・分局器２０・・
・４進カウンタ ２１．２２・・・アンド回路２３
．２４・・・否定論理回路 （７３１７） 代理人 弁理士 則 近 憲 市 （
ほか１名）第 １ 図 第 ２ 図 第 ３ 図
第１図の動作を説明するだめのタイムチャート、第３図
は本発明を適用して誘導電動機のＶβ制脚を行なう制御
装置のブロック図、第４図は本発明を適用出来るトラン
ジスタインバータの主回路図である。 １・・・商用電源 ２６１．整流器３・・・コン
デンサ ４・・・インバータ５・・・誘導電動機
ｌＵ、・・周波数設定器１１・・・ψコンバータ
１２・・・カウンタ１３・・・〜Φコンバータ １４Ｕ
〜１４Ｗ・・・ＲＯＭ１５・・・基準周波数発生器 １８・・・基準信号 １９・・・分局器２０・・
・４進カウンタ ２１．２２・・・アンド回路２３
．２４・・・否定論理回路 （７３１７） 代理人 弁理士 則 近 憲 市 （
ほか１名）第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- Ｎビツトのバイナリ数にて与えられる基準信号に、その
符号ビツトと同じ信号を更にａビツト付加して（Ｎ＋ａ
）ビツトとしてプリセツト端子に入力されるアツプダウ
ンカウンタと、一定周期毎に前記アツプダウンカウンタ
にプリセツト入力をセツトするロード信号、アツプダウ
ンカウンタのアツプカウント、ダウンカウントを切り換
えるアツプダウン切換信号および、前記アツプダウン切
換信号の切り換えタイミング時のみアツプダウンカウン
タの計数を１時停止させる信号を発生する変調制御回路
とからなり、アツプダウンカウンタのカウント値の最上
位ビツト出力端子に基準信号に応じたＰＷＭ信号を得る
ことを特徴とするＰＷＭ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173357A JPS6152193A (ja) | 1984-08-22 | 1984-08-22 | Ｐｗｍ制御回路 |
| US07/022,955 US4727468A (en) | 1984-08-22 | 1987-03-06 | Digital PWM control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173357A JPS6152193A (ja) | 1984-08-22 | 1984-08-22 | Ｐｗｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152193A true JPS6152193A (ja) | 1986-03-14 |
Family
ID=15958905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173357A Pending JPS6152193A (ja) | 1984-08-22 | 1984-08-22 | Ｐｗｍ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4727468A (ja) |
| JP (1) | JPS6152193A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
- 1984-08-22 JP JP59173357A patent/JPS6152193A/ja active Pending
-
1987
- 1987-03-06 US US07/022,955 patent/US4727468A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4727468A (en) | 1988-02-23 |
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