JPS6154253B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路の製造方法、特に多結
晶シリコンを素子電極あるいは素子間配線もしく
はそれら双方として用い、かつ活性領域とフイー
ルド領域をシリコン窒化膜を用いたシリコン選択
酸化法により自己整合的に製造する集積回路の製
造方法に関するものであり、特に微細化した場合
に生ずる問題点を解決できる構造を容易に実現す
るための製造方法を提供するものである。 以下、本発明の有効性を明らかにするための一
助として従来知られているシリコンゲート電界効
果トランジスタ（以下シリコンゲートMOSFET
と略記する）を含む半導体集積回路を取り上げ、
微細化した場合にクローズアツプされる構造上の
欠点をまず説明する。 第１図ａは、比抵抗が数Ω・cmのｐ型シリコン
基板１１のフイールド領域にチヤネルストツパと
してｐ型不純物拡散層１２および厚いフイールド
酸化膜１３を選択酸化法によつて形成し、活性領
域となすべきシリコン基板表面にゲート絶縁膜１
４を被着し、多結晶シリコンのゲート電極１５Ｇ
および素子間配線１５Ｃを形成したのち、前記多
結晶シリコンのゲート電極１５Ｇに覆われていな
い活性領域（ソース、ゲート、ドレインに代表さ
れる素子領域に素子内配線領域に代表される領域
を付加した半導体基板内のキヤリア現象に関与す
る領域をいう。）に高濃度のｎ型不純物を拡散等
によつて添加し、素子内配線領域としても機能す
るソース領域１６およびドレイン領域１６を形成
し、シリコンゲートMOSFETを含む半導体集積
回路の基本構造を構成した状態を示す模式的断面
図である。なお、ここでは第１導電型としてｐ型
を、又第２導電型としてｎ型を例示したが、これ
は一例にすぎない。 上記、シリコンゲートMOSFETを機能素子と
して含みかつ多結晶シリコンを素子間配線として
含む半導体集積回路を微細化する場合の問題点
は、多結晶シリコン部の層抵抗並びにソースもし
くはドレインとなるｎ型拡散層の層抵抗が非常に
高くなることである。その最たる理由は、シリコ
ンゲートMOFETの電気的特性を損わないで微細
化するためには、いわゆるスケールダウン則に則
り、半導体表面２次元方向だけでなく、３次元即
ち深さ方向にも寸法を縮めなければならないから
である。 例えば、従来一般的に使われているシリコンゲ
ートMOSFETのゲート多結晶シリコンの幅が５
〜６μｍ、ソース・ドレインの接合深さが1.5〜
２μｍ程度であつたのに対し、最近開発段階にあ
る短チヤネルシリコンゲートMOSFETの場合で
はゲート多結晶シリコン幅は２μｍあるいはそれ
以下である。それに伴い、ソース、ドレイン両領
域のｎ型拡散層接合深さも0.5μｍ以下の非常に
浅いものとなつている。 この様に特に浅い接合を作る場合では、ｎ型層
の不純物濃度を十分に濃くすることはできないの
で、その層抵抗は数十Ω／□あるいはそれ以上に
もなり、また通常同時にｎ型不純物を導入される
多結晶シリコンの層抵抗も数十Ω／□から100
Ω／□に達する場合もある。また、多結晶シリコ
ンの厚さは、シリコンゲートMOSFETの電気的
特性を維持するためには直接影響しないのでスケ
ールダウン則に必ずしも則る必要はないが、多結
晶シリコンの幅が狭くなればなる程その加工精度
維持のためまたそれ以後の金属配線等の段差にお
ける断線の確率を減らすためにも現実には膜厚を
薄くしなければならず、これも層抵抗増大の一因
となつている。 この様に高い層抵抗の多結晶シリコンやｎ型不
純物拡散層を素子間配線や素子内配線等々として
用いている従来の大規模集積回路の斜視部分断面
図を第１図ｂに示し、その問題点を更に明らかに
する。 第１図ｂからも明らかなように、高次金属配線
からの給電点Ｆから電界効果トランジスタの電極
部E1あるいはE2に到るｎ型不純物拡散層１６に
よる素子内配線は、各部の抵抗を無視すれば回路
的には同一給電点Ｆに接続されてはいる。しかし
実際にはこれら各部の抵抗は大規模集積回路にな
ればなる程無視し得なくなり、素子並びに給電点
の配置が諸々の制約条件によつて等しい距離に置
くことが難しいため、諸々の問題を生ずることと
なる。特に、電極E1に到るｎ型不純物拡散層１
６による素子内配線はE2に到るそれよりも長
く、不要な高抵抗成分が介在することになり、そ
こでの電圧降下が無視し得なくなつてくる。例え
ば給電点Ｆが接地電位であれば実質接地電位の浮
き上がりが生じる危険があるし、逆に給電点Ｆが
電源電位であれば実質電源電圧の降下となつて現
われる危険を生じる為、結果的には当該集積回路
の動作マージンを著しく減少させることとなる。
また同様に、層抵抗の大きい多結晶シリコン15C
を素子間配線として電気信号の伝達回路に用いる
と、信号の伝播遅延時間が増大し集積回路の高速
化に対しても大きな障害となつてくる。 そこで以上述べて来た従来構造の欠点、特に微
細化した際の欠点を除去し得る構造が提案され
た。 即ち第２図に斜視部分断面図を示したように、
前記第１図ａ，ｂで示した浅い接合深さを有しソ
ースあるいはドレイン電極であり素子内配線をも
兼ねた高層抵抗のｎ型不純物拡散層１６を互いに
連続した２つの構体に分離し、専ら素子内配線と
して機能する不純物拡散層１８を新設して前記第
１図ａ，ｂにおける浅い不純物層１６では果せな
かつた素子内配線の低抵抗化を実現し前記給電点
の配置等に関連する問題を実効的に解消すると共
に、スケール・ダウン則に則つて浅い接合深さを
保たねばならない素子電極構成部分には従来通り
の浅い接合深さを有する不純物層１７を残すこと
によつて、所望の大規模集積回路を実現しようと
いうものである。 しかし、この提案による新しい構造たとえば第
２図を実際に製造しようとすると新らたなる問題
が派生した。その殆んどは製造技術上の問題とも
云えるが、しかし産業的規模で実施するときには
大いなる障壁となつた。その詳細については本発
明の詳細な説明をしながら後述するが、その一端
を例示すれば、１積層構造における段差が大きく
なる為に断線、歩留低下、等々の問題がある、２
多結晶シリコン層をどうしても厚く形成せざるを
得ないことが生じる為に微細化を困難にする、３
工程数が多い、等々の諸欠点がそれである。 これら従来方法による欠点を除去し、前記提案
による新規構造を確実に容易に製造し得るように
することが本発明の目的である。 本発明による製造方法は以下の特徴を備えてい
る。 即ち、素子間分離領域となすべき領域以外の第
１導電型半導体基板表面に第１のシリコン窒化膜
を形成し、この第１のシリコン窒化膜をマスクと
してチヤネルストツパおよびフイールド酸化膜を
形成し、次いで前記第１のシリコン窒化膜の一部
領域すなわち浅い接合深さの第２導電型不純物層
を形成してソースおよびドレインとなすべき領域
を含む将来素子領域となすべき領域の前記第１の
シリコン窒化膜を除去した後この除去領域の全面
に将来ゲート絶縁膜となすべき薄い絶縁膜を形成
し、更に将来ゲート電極となすべき領域及び素子
間配線となすべき領域に多結晶シリコン層をそれ
に被載する第２のシリコン窒化膜と共にパターン
化して形成し、この第２のシリコン窒化膜及び多
結晶シリコン層更には前記第１のシリコン窒化膜
の残留部をマスクとして露出した前記薄い絶縁層
を通して第２導電型を呈する不純物を第１導電型
基板表層に浅く導入して前記したソースおよびド
レインとなす浅い接合深さの第２導電型不純物層
を形成し、しかる後露出している薄い絶縁膜及び
露出している多結晶シリコン層表層にシリコン酸
化膜を形成し、残る第１のシリコン窒化膜及び第
２のシリコン窒化膜を除去してこの除去領域から
第２導電型を呈する不純物を充分に導入し、前記
第１のシリコン窒化膜領域の第１導電型半導体基
板には前記浅い接合深さの第２導電型不純物層に
連結する深い接合深さの第２導電型不純物層を形
成して低抵抗の素子内配線領域となし前記第２の
おシリコン窒化膜領域の多結晶シリコン層もまた
第２導電型の低抵抗素子間配線となす、ことを特
徴とした半導体集積回路の製造方法である。 以下、第２図に示した浅い接合深さの素子電極
となる不純物拡散層１７と、それに連なる深い接
合深さの素子内配線となる不純物拡散層１８とを
持つ半導体集積回路の従来の製造方法について、
その主要工程を模式的概念的に示した第３図に基
づいて述べ、更にそれによつて生ずる問題点につ
いて述べる。 第３図ａは、比抵抗数Ωcmのｐ型シリコン基板
２１上にパターン化して形成したシリコン窒化膜
２４をマスクとなし、選択酸化法によりチヤネル
ストツパとしてのp⁺層２２および厚いフイール
ド酸化膜２３を形成した状態を示している。 第３図ｂは、選択酸化マスクに用いられた活性
領域上のシリコン窒化膜２４を完全に除去し、除
去領域にゲート絶縁膜２５を被着したのち、更に
その表面に厚さ5000〜6000Åのかなり厚い多結晶
シリコン膜２６を通常のCVD法により被着した
状態を示す。 第３図ｃは、将来ゲート電極となる幅約２μｍ
のストライプ状の多結晶シリコン膜２６Ｇおよび
素子間配線となる多結晶シリコン膜２６Ｃを残し
て、将来ソース形成領域Ｓおよびドレイン形成領
域Ｄおよび素子内配線となる活性領域Ａとなる各
部分を覆つている多結晶シリコン膜を通常の写真
蝕刻法を用いて除去し去つたのち、上記ゲート電
極となる多結晶シリコン２６Ｇおよびフイールド
酸化膜２３をマスクとして、薄い絶縁膜２５を通
して活性領域全面に素子電極となる浅い接合深さ
のｎ型不純物層２７を例えばイオン注入により導
入し、更に同時にゲート電極２６Ｇおよび素子間
配線となる多結晶シリコン２６Ｃにもｎ型不純物
を導入した状態を示す。 第３図ｄは、後に素子内配線となす深い接合深
さのｎ型拡散層を形成する熱拡散の際、素子電極
となる部分の浅い接合深さのｎ型不純物層２７に
は全く影響を与えないようにするために用いる厚
さ2000〜3000Åのシリコン酸化膜２８を多結晶シ
リコン２６Ｇ、２６Ｃの表面並びに活性領域Ａ，
Ｓ，Ｄの表面に熱酸化法で被着させた状態を示
す。この熱酸化に際して活性領域Ａ，Ｓ，Ｄにあ
る薄い絶縁膜２５がシリコン酸化膜であるときは
強いて除去する必要はない。しかし、この熱酸化
によつて多結晶シリコンの表面および側面は酸化
されて消費されるので、多結晶シリコン被着時に
は、当初からこの厚さの減少分1000〜1500Åを見
込んでおく必要がある。また活性領域に設けた浅
い接合深さを有する不純物層２７の表面も当然酸
化により消費され２８と２７の界面は当初より深
くなるし、当然それ相当の変化分を当初から見込
んでおく必要もある。またゲート電極あるいは素
子間配線となる多結晶シリコン２６Ｇ、２６Ｃに
は浅い接合深さのｎ型不純物層２７をイオン注入
する際に低濃度のｎ型不純物が同時に注入される
だけなので若干低抵抗化されるものの、なお数十
Ω／□の非常に大きい層抵抗値を呈している。従
つて、それでもなお充分低抵抗となるように、多
結晶シリコンの厚さを当初から充分に厚く形成し
ておかなければならないことになる。しかし他方
では、余りに多結晶シリコンの厚さを増すとその
パターニングの際に側面のオーバーエツチングな
どで細かい寸法を実現するための制御が困難とな
り、加工精度上の問題を生じる。 更に、段差が非常に大きくなるので高次の金属
配線等の断線の確率が増大する欠点も生じる。以
上の諸事情のため、上記の従来の製造方法による
ときは、多結晶シリコンの厚さとしてすべての問
題を解決する適当な値を見い出し得ない。本発明
はこの欠点を除去し薄い多結晶シリコンで尚低層
抵抗値を得ることができる製造方法を提供しよう
とするものである。 第３図ｅは、素子内配線となる深い接合深さの
ｎ型不純物層２９を設ける領域Ａを覆つているシ
リコン酸化膜２８を除去して十分に高濃度のｎ型
不純物層２９を形成したのち、シリコン酸化膜２
８を除去したＡ領域を絶縁するために少くともＡ
領域には新らたな絶縁膜３０を形成した状態を示
す。この新らたな絶縁膜３０は高濃度の不純物拡
散後に熱酸化法で被着されるのが通常であるが、
既に、浅い接合の保護用のシリコン酸化膜２８を
付ける際に喰われて一段低くなつた位置から再度
喰われることになるため、このようにして形成す
ると絶縁膜３０と不純物層２９の界面は最初のゲ
ート酸化膜の位置に比べて、更にもう一段深い位
置にくる。このため表面の凹凸が非常に大きくな
るので、結果として高次金属配線の断線の確率が
増加するのみならず、深い接合深さの不純物層２
９が深く潜り込むためチヤネルストツパ２２との
接触面積等が増大し結果として接合容量の増加
等々の不都合が生ずる。 以下、第４図によつて、本発明の典型的な実施
の一例についてその主要工程を追つて説明する。 第４図ａは、比抵抗数Ωcmのｐ型シリコン基板
３１上にシリコン窒化膜３４をパターン化して形
成してマスクとなし、選択酸化法によりチヤネル
ストツパとしてのp⁺層３２および厚いフイール
ド酸化膜３３を形成した状態を示している。従来
法ではこの時点で、選択酸化に用いられた活性領
域上のシリコン窒化膜３４は完全に除去されてゲ
ート絶縁膜が被着される しかし本発明では、第４図ｂの様に最終的に低
層抵抗の深い接合深さを持つｎ型不純物拡散層が
形成されるべき活性領域の表面を覆う部位のシリ
コン窒化膜３４を残し、将来浅い接合深さのソー
ス、ドレイン両領域（第４図ｄ，ｅ，ｆにおける
３８）を持つ高性能なシヨート・チヤネル
MOSFETを形成しようとする部分の活性領域の
表面のシリコン窒化膜を除去したのち、その部分
に約400Å程度のシリコン酸化膜３５を形成し、
更にその表面に例えば通常のCVD法により厚さ
約4000Åの多結晶シリコン膜３６を、更にシリコ
ン窒化膜３７を被着した状態を示す。 第４図ｃは、将来ゲート電極となる幅約２μｍ
のストライプ状の多結晶シリコン膜３６Ｇおよび
素子間配線となる多結晶シリコンン膜３６Ｃを残
して、他のソース形成領域Ｓおよびドレイン形成
領域Ｄおよび低抵抗の深い接合深さを持つ不純物
拡散層となる領域Ａの多結晶シリコン膜をシリコ
ン窒化膜３７Ｇ，３７Ｃをエツチングマスクとし
て除去し去つた状態を示す。 第４図ｄは、シヨートチヤネルMOSFETのソ
ースおよびドレインとなす浅い接合深さを持つｎ
型不純物拡散領域３８を、シリコン窒化膜３４，
３７Ｇ及びゲート電極となる多結晶シリコン３６
Ｇをマスクとしてイオン注入法などを用いて形成
した状態を示す。 第４図ｅは、第２のシリコン窒化膜３７をマス
クとして多結晶シリコン３６Ｇ，３６Ｃ側面およ
び浅い接合深さのソース領域Ｓ，ドレイン領域Ｄ
の表面に酸化膜３９Ｇ，３９Ｃを熱酸化法で被着
させた状態を示す。この酸化膜３９Ｇは後の深い
接合深さの不純物拡散層を形成する際、浅い接合
３８を保護するのに十分な厚さが必要であり、３
９Ｇと３８の界面は熱酸化前よりかなり深い位置
に来る。なお、シリコン窒化膜３４および３７
Ｇ，３７Ｃは殆ど酸化されないので、３４と３１
との界面は全く動かない。 第４図ｆは、シリコン窒化膜３４および３７
Ｇ，３７Ｃを除去し、前記ＳおよびＤ領域の浅い
接合深さのｎ型拡散層３８に接続して領域Ａに形
成する素子内配線となる低抵抗の深い接合深さの
ｎ型拡散層４０を熱拡散法等で形成すると共に、
ゲート電極となる多結晶シリコン３６Ｇおよび素
子間配線となる多結晶シリコン３６Ｃにも同時に
十分にｎ型不純物を拡散し新たに当該深い接合深
さの拡散層４０表面並びに多結晶シリコン３６
Ｇ，３６Ｃ表面に絶縁膜４１を熱酸化法等で被着
した状態を示す。この時、微細構造の浅いｎ型不
純物拡散領域３８はその表面を覆つたシリコン酸
化膜３９Ｇによつて保護されているので、ｎ型不
純物は拡散されず、浅い接合深さを保ち得る。ま
た、深い接合深さのｎ型拡散層４０の熱拡散はシ
リコン窒化膜３４を除去した時点で行なわれるの
で、それ以前の酸化時のシリコンの表面の深さ方
向へのしみ込みは全くなく、表面の凹凸は減少
し、高次金属配線の断線の確率も減少する。 この様にして本発明によれば、充分に浅い接合
深さの不純物領域を持つ微細構造の素子、十分層
抵抗の低い深い接合を持つ配線となる拡散層、な
らびに低い層抵抗の多結晶シリコンを共存させた
高性能半導体集積回路を容易にしかも高精度で製
造し得る。本発明の製造方法の特長は、素子領域
に設ける浅い接合深さの第２導電型不純物層で構
成する素子電極とそれに連結して活性領域に設け
る深い接合深さを持つ第２導電型不純物層で構成
する素子内配線領域との形成を、既にフイールド
領域の選択酸化の際に使つた第１のシリコン窒化
膜の一部を残留させることによつて分離して行な
うことにある。またゲート電極や素子間配線とな
す多結晶シリコン上にも前記選択酸化法に用いた
第１のシリコン窒化膜とほぼ同じ厚さの第２のシ
リコン窒化膜を被載するように形成し、これら第
１および第２のシリコン窒化膜およびフイールド
酸化膜で覆われていない領域の表面および多結晶
シリコンの側面をある程度厚い酸化膜で覆い、し
かるのち、前記浅い接合深さを有する第２導電型
不純物層には何ら影響を与えることなく多結晶シ
リコン並びに深い接合深さを持つ活性領域内の素
子内配線領域、即ち前記被載するように形成した
シリコン窒化膜を除去した時点で露出する表面部
分に同時にしかも十分な不純物を拡散することに
ある。 従つて本発明によれば、多結晶シリコンを素子
電極あるいは素子間配線もしくはそれら双方とし
て用いる半導体集積回路において、低抵抗の多結
晶シリコン配線および深い接合深さの活性領域内
に設けた低抵抗の素子内配線を、浅い接合深さの
第２導電型不純物層で構成した高性能の微細な素
子電極には全く影響させることなく、従来の製造
方法を一部変更する程度の容易さで形成すること
ができ、結果的に当該集積回路の性能を大幅に向
上させることができる。本発明ではまた、多結晶
シリコンをシリコン窒化膜をマスクとしてエツチ
ングするので、深い接合形成のための不純物添加
直前迄の工程において、例えば浅い接合素子電極
表面を覆う酸化膜形成時には、多結晶シリコンの
厚みの減少がない為その減少分をあらかじめ見込
んで多結晶シリコンを厚くする必要がなく、当初
から薄くできるので、エツチング精度を向上で
き、また段差も低くできる利点を有する。また浅
い接合の深さを有する不純物層の表面は適当な厚
さの酸化膜で覆われることになるので、深い接合
深さを有する不純物層および多結晶シリコンに
は、十分濃い濃度の不純物添加が、浅い接合深さ
を有する不純物層には全く影響を与えることなく
実施でき、当該深い接合深さを有する不純物層お
よび多結晶シリコンを非常に低い層抵抗値に調製
することができる利点を有する。例えば0.3μｍ
程度の浅いソース、ドレイン接合を得るため砒素
のイオン注入を行つた場合で考えれば、当該領域
の層抵抗は数十Ω／□程度になるのが通例であ
り、同時に砒素をイオン注入された4000Å厚程度
の多結晶シリコンの層抵抗も又数十Ω／□程度の
高抵抗となり百Ω／□を越えることも稀でない。
しかし本発明によると、素子領域に形成される層
抵抗の高い浅い接合深さを有する不純物層はソー
スあるいはドレインとなる極めて狭い領域にとど
まり、他の素子内配線となる活性領域は深い接合
深さで形成し得る為、10Ω／□あるいはそれ以下
の極めて低い層抵抗値に納まり、また多結晶シリ
コンの抵抗値もまた10Ω／□〜20Ω／□程度の低
い層抵抗値に容易に下げることができる利点を有
する。

【図面の簡単な説明】

第１図ａは、従来構造のまま微小化した多結晶
シリコンを素子電極あるいは素子間配線として用
いている半導体集積回路の基本構成を模式的概念
的に示した部分断面図であり、第１図ｂはその周
囲を含めて示した斜視部分断面図である。第２図
は、第１図ａ，ｂで示した従来構造の欠点を解決
するために本発明に先立つて提案され、基本的に
は本発明の対象となる改良構造を説明するための
斜視部分断面図である。第３図ａ，ｂ，ｃ，ｄ，
ｅは、第２図にその基本構成を示した改良構造を
実現するため採用されてきた従来の製造方法を説
明するために、その主要工程を模式的概念的に示
したものである。第４図ａ，ｂ，ｃ，ｄ，ｅ，ｆ
は、本発明によつて改良した製造方法の典型的な
一実施例についてその主要工程を模式的概念的に
示したものである。 図中の各記号はそれぞれ次のものを示す。Ｓ：
素子領域にあつてソースを構成している領域、
Ｄ：素子領域にあつてドレインを構成している領
域、Ａ：活性領域にあつて素子内配線となす深い
接合深さの不純物層を形成する領域、E1：およ
びE2：電界効果トランジスタのソース、ドレイ
ンに代表される素子電極を構成している領域、
Ｆ：高次金属配線と素子内配線とを結ぶ給電点、
Ｇ：ゲートを意味する添字、Ｃ：素子間配線を意
味する添字、１１，２１，３１：第１導電型半導
体基板、１２，２２，３２：チヤネルストッパと
なすフイールド・ドーピング領域、１３，２３，
３３：フイールド酸化膜、１４，２５，３５：薄
い絶縁膜、１５，２６，３６：多結晶シリコン、
１６：素子電極と素子内配線とを同じ接合深さの
まま兼用するようにした従来の浅い接合深さを有
する第２導電型不純物層、１７：改良提案によつ
て素子電極用とした浅い接合深さの第２導電型不
純物層、１８：改良提案によつて素子内配線専用
とした深い接合深さの第２導電型不純物層、２
４：シリコン窒化膜、２７：従来の製造方法によ
つて形成した浅い接合深さの第２導電型不純物層
１７、２８：シリコン酸化膜、２９：従来の製造
方法によつて形成した深い接合深さの第２導電型
不純物層１８、３０：活性領域Ａの表面を覆うた
めに２８に連続するように形成した絶縁膜、３
４：第１のシリコン窒化膜、３７：本発明の方法
によつて新らたに設けることとなつた第２のシリ
コン窒化膜、３８：本発明の方法によつて形成し
た浅い接合深さの第２導電型不純物層１７、３
９：本発明の方法によつて新らたに設けることと
なつたシリコン酸化膜、４０：本発明の方法によ
つて形成した深い接合深さの第２導電型不純物層
１８。

Claims (1)

【特許請求の範囲】
1. １ 素子間分離領域となすべき領域以外の第１導
   電型半導体基板表面に第１のシリコン窒化膜を形
   成し、この第１のシリコン窒化膜をマスクとして
   チヤネルストツパおよびフイールド酸化膜を形成
   し、次いで前記第１のシリコン窒化膜の一部領域
   すなわち浅い接合深さの第２導電型不純物層を形
   成してソースおよびドレインとなすべき領域を含
   む将来素子領域となすべき領域の前記第１のシリ
   コン窒化膜を除去した後この除去領域の全面に将
   来ゲート絶縁膜となすべき薄い絶縁膜を形成し、
   更に、将来ゲート電極となすべき領域及び素子間
   配線となすべき領域に多結晶シリコン層をそれに
   被載する第２のシリコン窒化膜と共にパターン化
   して形成し、この第２のシリコン窒化膜及び多結
   晶シリコン層更には前記第１のシリコン窒化膜の
   残留部をマスクとして露出した前記薄い絶縁膜を
   通して第２導電型を呈する不純物を第１導電型基
   板表層に浅く導入して前記したソースおよびドレ
   インとなす浅い接合深さの第２導電型不純物層を
   形成し、しかる後露出している薄い絶縁膜及び露
   出している多結晶シリコン層表層にシリコン酸化
   膜を形成し、残る第１のシリコン窒化膜及び第２
   のシリコン窒化膜を除去してこの除去領域から第
   ２導電型を呈する不純物を充分に導入し前記第１
   のシリコン窒化膜領域の第１導電型半導体基板に
   は前記浅い接合深さの第２導電型不純物層に連結
   する深い接合深さの第２導電型不純物層を形成し
   て低抵抗の素子間配線領域となし前記第２のシリ
   コン窒化膜領域の多結晶シリコン層もまた第２導
   電型の低抵抗素子間配線となす、ことを特徴とし
   た半導体集積回路の製造方法。