JPS6156547B2

JPS6156547B2 -

Info

Publication number: JPS6156547B2
Application number: JP10589980A
Authority: JP
Inventors: Shoji Nakatani; Hiroshi Tamura; Tetsuo Okamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-07-31
Filing date: 1980-07-31
Publication date: 1986-12-03
Also published as: JPS5731080A

Description

【発明の詳細な説明】本発明はベクトル処理装置、特に主記憶装置に
格納されている一連のデータを順次複数の演算パ
イプラインに入力して演算するベクトル処理装置
において、上記主記憶装置と演算パイプラインと
の間に複数個のバンク単位により構成され、イン
タリーブ構造をもつベクトル・レジスタを備え、
更に上記演算パイプラインなど複数のパイプライ
ン装置がベクトル・レジスタへアクセスするタイ
ミングを管理するバンク管理部とを備えたベクト
ル処理装置に関する。

例えばベクトル処理装置においては、ベクトル
Ｂに属するエレメント・データb₀，b₁，…およ
び／またはベクトルＣに属するエレメント・デー
タをパイプライン処理によつて演算し、その結果
得られたエレメント・データa₀，a₁…をベクトル
Ａに属するエレメント・データとして抽出するこ
とが行なわれる。この場合、主記憶装置から直接
ロードして演算パイプライン（以下パイプライン
演算部と呼ぶ）に入力したり、パイプライン演算
部５から主記憶装置に直接ストアすることは主記
憶装置のアクセス速度に制限され、処理速度が遅
くなつてしまう。

このため、主記憶装置とパイプライン演算部と
の間に複数個のバンク単位により構成されインタ
リーブ構造をもつ、ベクトル・レジスタを備え、
該ベクトル・レジスタは１つのベクトル・レジス
タに属するエレメント・データの例えば第ｉ番目
のデータと第（ｉ＋１）番目のデータとが互いに
異なるバンク単位に格納されて構成され、各バン
ク単位の読出し出力が互いに異なるバスを介して
上記パイプライン演算部に供給されるように、ま
たパイプライン演算部より得られた結果を互いに
異なるバスを介して各バンク単位に書込むように
構成されている。ところで、このパイプライン演
算部が複数装置である場合に、パイプライン演算
部からの要請によつてベクトル・レジスタへ同時
に並列的にアクセスすることが可能な数は、例え
ば８バンク単位にインタリーブされているとすれ
ば８個まで可能である。このために、各パイプラ
イン演算部からベクトル・レジスタへのアクセス
において、同時に同一バンク単位にアクセスしな
いように、また各バンク単位ないし各パイプライ
ン演算部が効率よく動作するようなベクトル・レ
ジスタへのアクセスタイミングの管理がきわめて
重要となる。

従来のベクトル・レジスタへの各エレメント・
データの格納においては、例えば上述のエレメン
ト・データb₀，b₁，…c₀，c₁，…，について同じ
エレメント番号のデータが演算される関係から、
同じタイミングで読出しすると好都合であるた
め、可能な限り異なつたバンク単位に位置するよ
うにされている。従つて、ベクトル・レジスタへ
アクセスするためのハードウエアでは各エレメン
トデータの最初の格納アドレス（例えば第０番目
のエレメントに対するバンク情報）について記憶
する手段が必要であると共に、同時に同一バンク
単位へアクセスしないような働きが必要となりア
クセス制御のためのハードウエアが複雑であつ
た。

本発明の目的はバンク単位に分割されたベクト
ル・レジスタへ、各パイプライン演算部から簡易
なハードウエアによつてアクセスし待ち時間の少
ない効率のよいベクトル処理装置を提供すること
にある。そしてそのための本発明のベクトル処理
装置は複数のエレメント・データがインタリーブ
された複数のバンク単位に記憶されたベクトル・
レジスタと、該ベクトル・レジスタの各エレメン
トをアクセスする１つ又は複数の演算パイプライ
ン及び１つ又は複数のメモリ・パイプラインと、
前記パイプライン装置が各バンク単位をアクセス
できるタイミングを示すバンクスロツトを管理す
るバンク管理部とを有し、前記パイプライン装置
が前記ベクトル・レジスタの各バンクを順次アク
セスして各エレメント・データを処理するベクト
ル処理装置において、前記パイプライン装置がベ
クトル・レジスタをアクセスする時点でバンク管
理部に対し要求信号を出し前記バンク管理部は該
要求信号に対応してバンクスロツト信号を返送す
ることにより、前記パイプライン装置のアクセス
タイミングを規定することを特徴としている。以
下図面を参照しつつ説明する。

第１図は本発明の一実施例構成を示し、第２図
は第１図の動作を説明するタイムチヤート、第３
図は本発明の一実施例を説明するバンク管理部の
ブロツク図、第４図は第３図の動作を説明するタ
イムチヤートである。

第１図において、＃0VR，＃1VR，…＃nVRは
それぞれベクトル・レジスタ、１―０，１―１，
…１―７はそれぞれバンク単位、２は主記憶装置
MEMとベクトル・レジスタ間において、各エレ
メント・データを高速にロードないしストアする
ためパイプライン構成されたメモリ・パイプライ
ン３―０，ないし３―１はそれぞれ書込みジス
タ、４―０，４―１，…４―７はそれぞれ読出し
レジスタ、５はパイプライン演算部、６は命令制
御部、７はベクトル・レジスタへアクセスするタ
イミングを管理するバンク管理部、７―１は各バ
ンク単位へのアクセス・タイミングを規制するバ
ンクスロツトカウンタを表わしている。

図示の場合、各ベクトル・レジスタ＃0VR，
＃1VR，…＃nVRは各バンク単位１―０，ないし
１―７にそれぞれ分散するように対応づけられて
いる。そして、各ベクトル・レジスタに格納され
るエレメント・データは、総て第０番目のデータ
がバンク単位１―０，第１番目のデータがバンク
単位１―１，第７番目のデータがバンク単位１―
７…に記憶されるようにし、いわゆるインタリー
ブした形に格納され、同じナンバのデータが同じ
バンク単位に位置するようにされている。例えば
ベクトルＢに属するエレメント・データb₀，b₁，
…が主記憶装置MEMからロードされてベクト
ル・レジスタ＃1VR内に格納されているものと
し、またベクトルＣに属するエレメント・データ
c₀，c₁，…が同じくベクトル・レジスタ＃2VR内
に格納されているものとする。

この状態で、例えばベクトル加算命令＃0VR（ｉ）←（＃1VR（ｉ））＋（＃2VR
（ｉ））が与えられたとすると次の如く処理される。なお
この場合、パイプライン演算部５が３段のステツ
プ段数をもつものとする（第２図参照）。

(1) タイミング・サイクルＴ０，Ｔ１，…におい
て、バンク単位１―０，１―１，〜１―７，に
対して順次にリード・アクセスが行なわれ、そ
の結果読出しレジスタ４―０，４―１，…４―
７を介してエレメント・データb₀，b₁，…及び
c₀，c₁，…が読出しされる。

(2) タイミング・サイクルＴ２において、データ
b₀とc₀とは演算部５のステツプに入力され
る。

(3) タイミング・サイクルＴ３において、データ
b₀とc₀とは演算部５のステツプに入力され、
データb₁とc₁とは演算部５のステツプに入力
される。

(4) タイミング・サイクルＴ４において、データ
b₀とc₀とは演算部５のステツプに入力され、
データb₁とc₁とは演算部５のステツプに入力
され、データb₂とc₂とは演算部５のステツプ
に入力される。

(5) タイミング・サイクルＴ５において、データ
b₀とc₀との加算結果のデータa₀が書込みレジス
タ３―０にセツトされる。

(6) タイミング・サイクルＴ６において、このデ
ータa₀がバンク単位１―０に書込みされる。

以下順次に得られるデータa₁，a₂…が書込みレ
ジスタ３―０にセツトされ、書込みレジスタ３―
０にセツトされたデータa₁，a₂…はそれぞれバン
ク単位１―１，〜１―７，１―０…に順次書込み
される。

ここで演算部５では同じナンバのエレメント・
データがステツプに入力されるように、ベクト
ルＢに属するエレメント・データの入力別にタイ
ミング合わせのためにバツフア・レジスタが１段
設けられている。このように構成することによつ
て、ベクトルＢ，Ｃに関して加算しその結果得ら
れたベクトルＡをバンク単位１―０，１―１〜の
順にアクセスすることが可能になる。

本発明は、前記各バンク単位へのアクセス制御
をきわめて簡略化するものであり、次に、そのア
クセス制御を行なうバンク管理部について、第３
図及び第４図を参照して説明する。

第３図において、１１―１，１１―２，１１―
３はメモリ・パイプライン２（ないしはパイプラ
イン演算部５）がベクトル・レジスタにアクセス
するタイミング・サイクル（以下バンクスロツト
と称する）を記憶する管理レジスタ、１２はバン
クスロツト割当回路、１３はバンクスロツトを記
憶しメモリ・パイプライン２へ通知する通知レジ
スタ、１４は起動信号制御部である。

バンク管理部７は各バンク単位１―０，１―
１，〜１―７にアクセスするパイプライン装置
（メモリ・パイプライン２など）が同一バンク単
位へ同時にアクセスすることのないように、更に
無駄な空き時間を生じない効率のよいアクセスが
可能になるアクセス制御を実現する。

上記各バンク単位１―０，１―１，〜１―７は
８個のバンクから構成されており、同時に８個の
独立なベクトルレジスタをアクセスすることがで
きる。

又、第２図で示されているように、パイプライ
ン演算部５での、ベクトル・レジスタ＃1VR，ベ
クトルレジスタ＃2VRからの読み出し動作、及び
ベクトル・レジスタ＃0VRへの書き込み動作は、
全て、演算対象のエレメントに対応して、バンク
単位１―０から順次昇順に行われるので、バンク
単位１―０へアクセスするタイミング（前述のバ
ンクスロツト）を決めることによつて、複数のパ
イプライン装置で生じる読み出し／書き込み動作
を並行して行うことができる。

つまり、第２図で示されているパイプライン演
算部５のベクトル・レジスタ＃1VRからの読み出
しアクセスである、タイミングサイクルＴ０にお
いては、該ベクトル・レジスタに対するアクセス
タイミングを規定する為に設けられているタイミ
ングカウンタ（以下、バンクスロツトカウンタと
云う）７―１は“１”である。

このベクトル・レジスタをアクセスする為のタ
イミングサイクルをバンクスロツト番号と呼ぶ
と、上記ベクトル・レジスタ＃1VRへのアクセス
は、バンクスロツト番号“１”となる。

同様に、ベクトル・レジスタ＃2VRからの読み
出しタイミングは、上記バンクスロツトカウンタ
７―１の値が“２”であることから、バンクスロ
ツト番号“２”を使用してアクセスする。

又、同様に、ベクトル・レジスタ＃0VRへの書
き込みタイミングでは、上記バンクスロツトカウ
ンタ７―１の値が“７”であることから、バンク
スロツト番号“７”を使用してアクセスする。

上記バンクアクセス制御を更に詳細に説明する
と、例えば、タイミングサイクルＴ６において
は、ベクトル・レジスタ＃1VRからの読み出しレ
ジスタ４―０に対する読み出しアクセスで、エレ
メントb6が読み出されており、パイプライン演
算部５においては、該ベクトル・レジスタ＃1VR
に対するアクセスタイミングとして、バンクスロ
ツト番号“１”を記憶しているので、この時点で
のバンクスロツトカウンタ７―１の値“７”と、
上記バンクスロツト番号“１”とから、例えば、
「７−１＝６」なる演算を行つて、バンク単位１
―６にアクセスを行うようにしている。

ベクトル・レジスタ＃2VRからの読み出しアク
セス・ベクトル・レジスタ＃0VRへの書き込みア
クセスについても、同じようにして、それぞれバ
ンク単位１―５，１―０にアクセスするように機
能する。

このように、該バンクスロツトカウンタ７―１
は、上記バンク単位の個数だけの状態を持つ事が
できる、例えば、２進カウンタで構成される必要
があり、本例においては、８バンクにインタリー
ブされているので、８つの状態が必要であり、３
ビツトの２進カウンタで構成されている。

以上のようにして、ベクトル・レジスタ１―０
〜１―７へのアクセスは、当該バンク管理部７
が、各読み出しアクセス、或いは書き込みアクセ
ス毎に割り当てられたバンクスロツト番号と、そ
の時々のバンクスロツトカウンタ７―１の値を、
各パイプライン装置５へ通知することによつて、
各パイプライン装置５で生じる所望のバンク単位
へのアクセスを可能にしている。

管理レジスタ１１―１，１１―２，１１―３は
各パイプライン装置が有する各バンク単位にデー
タ転送するためのアクセスに対して、当該パイプ
ライン装置より、上記バンクスロツト番号に対す
る割当要求信号があるごとに割当てられてバンク
スロツト番号（Bi）を記憶する例えば３ビツトの
記憶素子（実際には記憶内容の無効表示のため更
に１ビツトが必要）で構成するレジスタであり、
パイプライン装置がベクトル・レジスタにアクセ
スしている期間に、そのベクトルレジスタをアク
セスする為に割り当てられたバンクスロツト番号
を記憶している。

バンクスロツト割当回路１２は、各パイプライ
ン装置からのバンクスロツト番号割当要求信号が
あつた時点で、管理レジスタ１１―１，１１―
２，１１―３出力と、バンクスロツトカウンタ７
―１出力とによつて、使用中のバンクスロツト番
号と現在のバンクスロツト番号とを知り、バンク
スロツト番号要求のあるパイプライン装置に対し
て空き時間の最小となるようなバンクスロツト番
号を割当てる選択回路である。ここで、命令制御
部６がバンク管理部７及びパイプライン装置に起
動信号を与え、例えばメモリ・パイプライン２が
主記憶装置MEMへアクセスし読出しデータをベ
クトル・レジスタ＃0VRへデータ転送要求しよう
とする。このとき、メモリ・パイプライン２は読
出しデータが使用可能になる直前にバンク管理部
７に対して、ベクトル・レジスタをアクセスする
タイミングを割り当ててもらうように、バンクス
ロツト番号割当要求信号RQを伝える。

例えば、第２図のタイミングサイクルＴ０にお
いて、図示していないメモリパイプライン２から
のバンクスロツト番号割当要求信号があつたとす
ると、既にパイプライン演算部５において、ベク
トル・レジスタ＃1VRの読み出しのためにバンク
スロツト番号“１”が、ベクトル・レジスタ
＃2VRの読み出しのためにバンクスロツト番号
“２”が、ベクトル・レジスタ＃0VRへの書き込
みのためにバンクスロツト番号“７”が、バンク
管理部７の管理レジスタ１１―１乃至１１―３の
各パイプラインの各アクセスに対応するレジスタ
に割り当てられている。

このとき、該タイミングサイクルＴ０での、上
記バンクスロツトカウンタの値は“１”であるこ
とから、空バンクスロツト番号は、それぞれ
“０”，“３”〜“６”であることになる。

従つて、該要求に対して、空き時間が最小とな
るバンクスロツト番号は“３”であるので、前述
のバンクスロツト割当回路１２において、当該バ
ンクスロツト番号“３”を、上記の要求に割り当
て、該割り当てたバンクスロツト番号を通知レジ
スタ１３を介して、メモリ・パイプラインに伝達
し、更に、現在のバンクスロツトカウンタ７―１
の値をも伝達する。

これと同時に、メモリ・パイプライン用の管理
レジスタ１１―１乃至１１―３の内、当該メモ
リ・パイプライン装置２のベクトル・レジスタの
当該アクセスに対応する管理レジスタ、例えば、
１１―１に、上記割り当てられたバンクスロツド
番号“３”を保持するようにする。

メモリ・パイプライン装置２においては、該割
り当てられたバンクスロツト番号“３”によつ
て、バンクスロツトカウンタ７―１の値が“３”
になつた時点でベクトル・レジスタ１―０から、
順次昇順にアクセスするように機能する。

第４図は上述の動作を詳細に説明している。メ
モリ・パイプライン２が起動信号によつて起動す
ると、エレメント・データa₀，a₁…ａ_o（主記憶
装置MEMに格納されているとする）にメモリ・
アクセスが開始されアクセス・タイムｔ_Aの後に
メモリ・パイプライン２のバツフア・レジスタ
（第３図には図示せず）にその読出し内容がロー
ドされる。

ところでバンクスロツト番号割当要求信号RQ
によつてバンク管理部７が起動されバンクスロツ
ト番号を選択してメモリ・パイプライン２へ伝え
ているから、メモリ・パイプライン２では通知さ
れたバンクスロツト番号と、バンクスロツト・カ
ウンタ７―１の示すバンクスロツト番号Biを照合
して一致検出したときにバツフア・レジスタに一
時記憶していたエレメント・データa₀，a₁，a₂…
ａ_oをベクトル・レジスタ＃0VRへ順次転送す
る。最後のデータを転送するとパイプ終了信号に
よつてリセツト信号をバンク管理部へ送出し、当
該メモリ・パイプラインでのベクトル・レジスタ
へのアクセスタイミングに対応する管理レジスタ
１１―１，または１１―２，１１―３の内容をリ
セツトし無効にする。

バツフア・レジスタは主記憶装置MEMの読出
し出力をストローブするタイミングと、一致検出
するまでの期間を調整する複数個のレジスタであ
る。

ところで、上述の例では主記憶装置MEMがビ
ジーであるなどを考慮すると、起動してからベク
トル・レジスタ＃0VRを使用するまでの時間が一
定でない。すなわち、上述の例ではパイプライン
長が不定な装置とすることができる。しかるにパ
イプライン演算部５はステツプ数（すなわちパイ
プライン長）が固定であり主記憶装置MEMの状
況に影響されず起動してからベクトル・レジスタ
＃0VRを使用するまでの時間は一定となる。この
場合は第２図において説明のように、パイプライ
ン演算部５がベクトル・レジスタ＃0VRにアクセ
スするタイミング関係は固定している。このた
め、パイプライン長が固定の装置においてベクト
ル・レジスタからの読み出しアクセスタイミング
から、ベクトルレジスタへの書き込みアクセスタ
イミング迄のずれを認識することにより、第３図
に示す如く、起動信号制御部１４において、使用
中のバンクスロツト番号、バンクスロツトカウン
タ７―１の内容及び起動信号などを知つて、前記
パイプライン装置へバンクスロツト番号を伝える
かわりにアクセスの起動信号のタイミングで書き
込み、或いは読み出しを行う為のバンクスロツト
番号を伝えることが可能である。

以上説明のように本発明によつて、ベクトル・
レジスタにアクセスするパイプライン装置に対し
て共通にアクセス制御するバンク管理部を設け、
各ベクトルのエレメント・データをバンク単位１
―０，１―１，…１―７，１―０の順にして、更
に同じナンバのエレメント・データは同一バンク
単位に格納するようにして、パイプライン装置の
アクセスするタイミングはバンク管理部が伝える
バンクスロツト番号によるか、あるいはアクセス
の起動信号を伝えるようにしているのでアクセス
制御のためのハードウエアはバンクスロツト番号
のみを管理するだけでよく簡略であり、空き時間
の少ない効率のよいアクセス制御が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例構成を示し、第２図
は第１図の動作を説明するタイムチヤート、第３
図は本発明の一実施例を説明するバンク管理部の
ブロツク図、第４図は第３図の動作を説明するタ
イムチヤートである。図において、１―０，１―１，〜１―７はバン
ク単位、２はメモリ・パイプライン、３―０，３
―１は書込みレジスタ、４―０，４―１，〜４―
７は読出しレジスタ、５はパイプライン演算部、
６は命令制御部、７はバンク管理部、７―１はバ
ンクスロツトカウンタ、１１―１，１１―２，１
１―３は管理レジスタ、１２はバンクスロツト割
当回路、１３は通知レジスタ、１４は起動信号制
御部、MEMは主記憶装置、＃0VR、＃1VR〜
＃nVRはベクトル・レジスタである。

Claims

【特許請求の範囲】１複数のエレメント・データがインタリーブさ
れた複数のバンク単位に記憶されたベクトル・レ
ジスタと、該ベクトル・レジスタの各エレメント
をアクセスする１つ又は複数の演算パイプライン
及び１つ又は複数のメモリ・パイプラインと、前
記パイプライン装置が各バンク単位をアクセスで
きるタイミングを示すバンクスロツトを管理する
バンク管理部とを有し、前記パイプライン装置が
前記ベクトル・レジスタの各バンクを順次アクセ
スして各エレメント・データを処理するベクトル
処理装置において前記パイプライン装置がベクト
ル・レジスタをアクセスする時点でバンク管理部
に対し要求信号を出し前記バンク管理部は該要求
信号に対応してバンクスロツト信号を返送するこ
とにより、前記パイプライン装置のアクセスタイ
ミングを規定することを特徴とするベクトル処理
装置。２複数のエレメント・データがインタリーブさ
れた複数のバンク単位に記憶されたベクトル・レ
ジスタと、該ベクトル・レジスタの各エレメント
をアクセスする１つ又は複数の演算パイプライン
及び１つ又は複数のメモリ・パイプラインと、前
記パイプライン装置が各バンク単位をアクセスで
きるタイミングを示すバンクスロツトを管理する
バンク管理部とを有し、前記パイプライン装置が
前記ベクトル・レジスタの各バンクを順次アクセ
スして各エレメント・データを処理するベクトル
処理装置において、前記パイプライン装置のうち
パイプライン長が不定なパイプライン装置に対し
てはベクトル・レジスタをアクセスする時点での
バンク管理部への要求信号に対応してバンクスロ
ツト信号を送出しパイプライン長が固定なパイプ
ライン装置に対しては、バンクスロツトのタイミ
ングに合わせて起動することにより、各パイプラ
イン装置のアクセスタイミングを規定することを
特徴とするベクトル処理装置。