JPS6159032B2 - - Google Patents
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- Publication number
- JPS6159032B2 JPS6159032B2 JP56155034A JP15503481A JPS6159032B2 JP S6159032 B2 JPS6159032 B2 JP S6159032B2 JP 56155034 A JP56155034 A JP 56155034A JP 15503481 A JP15503481 A JP 15503481A JP S6159032 B2 JPS6159032 B2 JP S6159032B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- valid
- envelope
- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号を２値化信号に変換する
２値化回路に係り、特に２値化されるアナログ信
号の有効弁別をも行なう信号２値化回路に関す
る。
２値化回路に係り、特に２値化されるアナログ信
号の有効弁別をも行なう信号２値化回路に関す
る。
従来、信号２値化方式として入力信号を２値化
する為の閾値を変化させる浮動スライスレベル方
式がある。しかしながら前記方式は入力信号に含
まれる浮動信号が不必要な信号であつてもそれに
追従してしまう欠点を有している。
する為の閾値を変化させる浮動スライスレベル方
式がある。しかしながら前記方式は入力信号に含
まれる浮動信号が不必要な信号であつてもそれに
追従してしまう欠点を有している。
この問題を解決する方法として、入力信号の有
効無効を判別し、有効領域のみ２値化する方式が
ある。有効領域を判別する方式は、不必要な浮動
信号に対して改善されるが、有効領域を無効領域
として判断してしまう場合があつた。
効無効を判別し、有効領域のみ２値化する方式が
ある。有効領域を判別する方式は、不必要な浮動
信号に対して改善されるが、有効領域を無効領域
として判断してしまう場合があつた。
第１図は有効領域と判別して２値化する従来の
回路構成を示す。入力端子１は有効領域弁別回路
２の入力３と２値化回路４の入力５に接続されて
いる。有効領域弁別回路２の出力６は２値化回路
４の有効入力７に接続されている。又、２値化回
路４では入力端子５は上側包絡線弁別回路８の入
力９、下側包絡線弁別回路１０の入力１１、コン
パレータ１２の第１の入力１３に接続されてい
る。上側包絡線弁別回路８の出力８′、下側包絡
線弁別回路１０の出力１０′は、それぞれ加算回
路１４の第１、第２の入力１５，１６に入り、前
記加算回路１４の出力１７は、コンパレータ１２
の第２の入力１８に入る。コンパレータ１２の出
力１９は出力端子２０に接続される。入力端子１
より入つた入力信号は、上側包絡線弁別回路８に
よつて上側包絡線信号に変換される。同様に、下
側包絡線弁別回路１０によつて下側包絡線信号に
変換される。
回路構成を示す。入力端子１は有効領域弁別回路
２の入力３と２値化回路４の入力５に接続されて
いる。有効領域弁別回路２の出力６は２値化回路
４の有効入力７に接続されている。又、２値化回
路４では入力端子５は上側包絡線弁別回路８の入
力９、下側包絡線弁別回路１０の入力１１、コン
パレータ１２の第１の入力１３に接続されてい
る。上側包絡線弁別回路８の出力８′、下側包絡
線弁別回路１０の出力１０′は、それぞれ加算回
路１４の第１、第２の入力１５，１６に入り、前
記加算回路１４の出力１７は、コンパレータ１２
の第２の入力１８に入る。コンパレータ１２の出
力１９は出力端子２０に接続される。入力端子１
より入つた入力信号は、上側包絡線弁別回路８に
よつて上側包絡線信号に変換される。同様に、下
側包絡線弁別回路１０によつて下側包絡線信号に
変換される。
前記２つの信号は加算回路１４に入り、加算さ
れさらに２分の１にされる。加算回路１４の出力
は、浮動スライスレベルとなる。コンパレータ１
２は、前記加算回路１４の出力すなわち浮動スラ
イスレベル信号と入力信号とを比較し出力する。
れさらに２分の１にされる。加算回路１４の出力
は、浮動スライスレベルとなる。コンパレータ１
２は、前記加算回路１４の出力すなわち浮動スラ
イスレベル信号と入力信号とを比較し出力する。
一方、有効領域弁別回路２では入力信号の有効
弁別を行ない、上側包絡線弁別回路８、下側包絡
線弁別回路８、下側包絡線弁別回路１０に包絡線
弁別を行なうか否かを出力する。
弁別を行ない、上側包絡線弁別回路８、下側包絡
線弁別回路８、下側包絡線弁別回路１０に包絡線
弁別を行なうか否かを出力する。
第２図は、第１図に示した上側包絡線弁別回路
８、下側包絡線弁別回路１０、加算回路１４をさ
らに詳細に示す。入力端子２１は、ダイオード
D1のアノード２２とダイオードD2のカソード２
３に接続される。
８、下側包絡線弁別回路１０、加算回路１４をさ
らに詳細に示す。入力端子２１は、ダイオード
D1のアノード２２とダイオードD2のカソード２
３に接続される。
ダイオードD1のカソード２４は抵抗R1，R3、
コンデンサC1のそれぞれの一方の端子と、スイ
ツチSW1の一方の端子にそれぞれ接続される。
又、ダイオードD2のアノード２５は、抵抗R2，
R4、コンデンサC2のそれぞれの一方の端子とス
イツチSW2の一方の端子にそれぞれ接続される。
抵抗R3，R4の他の端子を抵抗R5の一端は、演算
増幅器OPの負入力２６に接続される。演算増幅
器OPの正入力２７は、抵抗R6を介して接地され
ている。R5の他端子は演算増幅器OPの出力２８
に接続されている。演算増幅器OPの出力２８
は、このままでは極性が反対なため、極性反転回
路を経て閾値出力として出力２９に出力される。
又、抵抗R1，C1の他の端子には、−Vcc例えば、−
12Vが印加されている。又、スイツチSW1の他の
端子には抵抗R6を介して−Vccが印加されてい
る。
コンデンサC1のそれぞれの一方の端子と、スイ
ツチSW1の一方の端子にそれぞれ接続される。
又、ダイオードD2のアノード２５は、抵抗R2，
R4、コンデンサC2のそれぞれの一方の端子とス
イツチSW2の一方の端子にそれぞれ接続される。
抵抗R3，R4の他の端子を抵抗R5の一端は、演算
増幅器OPの負入力２６に接続される。演算増幅
器OPの正入力２７は、抵抗R6を介して接地され
ている。R5の他端子は演算増幅器OPの出力２８
に接続されている。演算増幅器OPの出力２８
は、このままでは極性が反対なため、極性反転回
路を経て閾値出力として出力２９に出力される。
又、抵抗R1，C1の他の端子には、−Vcc例えば、−
12Vが印加されている。又、スイツチSW1の他の
端子には抵抗R6を介して−Vccが印加されてい
る。
同様に、抵抗R2，C2の他端子には、＋Vcc例え
ば、12Vが印加され、スイツチSW2の他の端子に
は、抵抗R7を介して前記＋Vccが印加されてい
る。有効信号入力端子３０は、スイツチSW1，
SW2の制御端子３１，３２に接続されている。ス
イツチSW1，SW2は前記制御端子３１，３２に有
効を表わす信号が印加された時、接点を開放とす
る。ダイオードD1、抵抗R1、コンデンサC1は上
側包絡線を検出する素子であり、ダイオード
D2、抵抗R2、コンデンサC2は下側包絡線信号を
検出する素子であり、それぞれ積分回路を構成し
ている。抵抗R3，R4は、演算増幅器OPの入力抵
抗であり、各々の入力の利得は抵抗R3，R4と帰
還抵抗R5の比によつて決まる。
ば、12Vが印加され、スイツチSW2の他の端子に
は、抵抗R7を介して前記＋Vccが印加されてい
る。有効信号入力端子３０は、スイツチSW1，
SW2の制御端子３１，３２に接続されている。ス
イツチSW1，SW2は前記制御端子３１，３２に有
効を表わす信号が印加された時、接点を開放とす
る。ダイオードD1、抵抗R1、コンデンサC1は上
側包絡線を検出する素子であり、ダイオード
D2、抵抗R2、コンデンサC2は下側包絡線信号を
検出する素子であり、それぞれ積分回路を構成し
ている。抵抗R3，R4は、演算増幅器OPの入力抵
抗であり、各々の入力の利得は抵抗R3，R4と帰
還抵抗R5の比によつて決まる。
第３図は、有効領域弁別回路を示す。コンパレ
ータ３３の入力３４は入力端子３５に、他の入力
３６には可変抵抗Vrの一つの端子３７が接続さ
れる。可変抵抗Vrの他の端には、＋Vccと−Vcc
が印加される。コンパレータ３３の出力３９は有
効、無効の信号として出力４０に出力される。
ータ３３の入力３４は入力端子３５に、他の入力
３６には可変抵抗Vrの一つの端子３７が接続さ
れる。可変抵抗Vrの他の端には、＋Vccと−Vcc
が印加される。コンパレータ３３の出力３９は有
効、無効の信号として出力４０に出力される。
第４図は、前述の回路の動作を示す。入力信号
は、第５図に示す半導体チツプ５０のパツド５
１、プロダクトプロービング痕（以下、PP痕と
呼ぶ）５２を視野５３内で走査５４した時の撮像
信号５５である。撮像信号５５に対し、上側包絡
線５６、下側包絡線５７を検出し、その平均信号
即ち、パツドマークスライス信号５８を検出す
る。
は、第５図に示す半導体チツプ５０のパツド５
１、プロダクトプロービング痕（以下、PP痕と
呼ぶ）５２を視野５３内で走査５４した時の撮像
信号５５である。撮像信号５５に対し、上側包絡
線５６、下側包絡線５７を検出し、その平均信号
即ち、パツドマークスライス信号５８を検出す
る。
前記有効領域弁別回路２の出力即ち有効信号５
９には、撮像信号５５のPP痕に対するくぼみイ○
を検出している為に、きれつイ○′が生じている。
これは、くぼみイ○がスライスレベルSL以下にあ
るからである。その為に上側及び下側包絡線はそ
の間撮像信号と同じになつてしまい、パツド・マ
ーク信号PSとして検出しなければならない領域
にカケ６０が生じてしまいこれを検出していな
い。
９には、撮像信号５５のPP痕に対するくぼみイ○
を検出している為に、きれつイ○′が生じている。
これは、くぼみイ○がスライスレベルSL以下にあ
るからである。その為に上側及び下側包絡線はそ
の間撮像信号と同じになつてしまい、パツド・マ
ーク信号PSとして検出しなければならない領域
にカケ６０が生じてしまいこれを検出していな
い。
以上述べた様に、浮動スライスレベル方式と有
効領域弁別を同時に用いた２値化回路は、急激に
大きく変化する信号を有効と判断せず、２値化入
力信号に検出されないカケ６０が生じるという問
題点を有していた。
効領域弁別を同時に用いた２値化回路は、急激に
大きく変化する信号を有効と判断せず、２値化入
力信号に検出されないカケ６０が生じるという問
題点を有していた。
本発明は前記問題点を解決するものであり、そ
の目的は振幅が急激に大きく変化する場合におい
ても誤りなく入力信号を２値化する信号２値化回
路を提供することにある。
の目的は振幅が急激に大きく変化する場合におい
ても誤りなく入力信号を２値化する信号２値化回
路を提供することにある。
本発明の信号２値化回路の特徴とするところは
外部情報を電気信号に変換するセンサと前記セン
サからの電気信号を２値化信号に変換する２値化
回路と前記電気信号のうち有効部分を弁別し有効
の間２値化回路と動作させる有効領域弁別回路を
備え、前記電気信号を２値化信号に変換する場合
において、前記電気信号を積分回路に入力して積
分し、前記積分回路出力を有効領域弁別回路に入
力することである。
外部情報を電気信号に変換するセンサと前記セン
サからの電気信号を２値化信号に変換する２値化
回路と前記電気信号のうち有効部分を弁別し有効
の間２値化回路と動作させる有効領域弁別回路を
備え、前記電気信号を２値化信号に変換する場合
において、前記電気信号を積分回路に入力して積
分し、前記積分回路出力を有効領域弁別回路に入
力することである。
以下、図面を参照して本発明の実施例を説明す
る。
る。
第６図は本発明の１実施例を示すもので、第１
図に示した従来例と異なる点は入力端子１と有効
領域弁別回路２間に積分回路６３が挿入されてい
る点である。すなわち、積分回路６３の入力６１
には入力端子１が接続され、その出力６２は有効
領域弁別回路２の入力３に接続される。
図に示した従来例と異なる点は入力端子１と有効
領域弁別回路２間に積分回路６３が挿入されてい
る点である。すなわち、積分回路６３の入力６１
には入力端子１が接続され、その出力６２は有効
領域弁別回路２の入力３に接続される。
第７図は積分回路６０と有効領域弁別回路２を
詳細に示す。第３図に示した有効領域弁別回路２
の入力に抵抗R8、コンデンサC3を付加した構成
となつている。すなわち、入力端子１は抵抗R8
を介してコンパレータ３３の一方の入力３４に接
続される。また、コンパレータ３３の前記入力３
４はコンデンサC3を介して接地されている。
詳細に示す。第３図に示した有効領域弁別回路２
の入力に抵抗R8、コンデンサC3を付加した構成
となつている。すなわち、入力端子１は抵抗R8
を介してコンパレータ３３の一方の入力３４に接
続される。また、コンパレータ３３の前記入力３
４はコンデンサC3を介して接地されている。
第８図は第６図に示した本発明の実施例の動作
を示す。撮像信号５５は積分回路６３によつて積
分され積分信号Siを得る。積分信号は有効領域弁
別回路２によつてスライスSLでスライスされ有
効信号５９′に変換される。
を示す。撮像信号５５は積分回路６３によつて積
分され積分信号Siを得る。積分信号は有効領域弁
別回路２によつてスライスSLでスライスされ有
効信号５９′に変換される。
本発明を用いた場合には前述の有効信号５９と
比較して明らかな様にPP痕によつて生じる有効
信号のくぼみが無くなつている。すなわち、上側
包絡線５６′、下側包絡線５７′は撮像信号５５の
PP痕によつて生じたくぼみイ○に対しても正しく
包絡線を検出している。その結果、パツドマーク
スライス信号５８′は撮像信号５５の正しいスラ
イスレベルとなり、パツドマークスライス信号５
８′によつて撮像信号５５をスライスし、２値化
した信号すなわちパツドマーク信号PS′は求める
べきパツドマーク信号となつている。
比較して明らかな様にPP痕によつて生じる有効
信号のくぼみが無くなつている。すなわち、上側
包絡線５６′、下側包絡線５７′は撮像信号５５の
PP痕によつて生じたくぼみイ○に対しても正しく
包絡線を検出している。その結果、パツドマーク
スライス信号５８′は撮像信号５５の正しいスラ
イスレベルとなり、パツドマークスライス信号５
８′によつて撮像信号５５をスライスし、２値化
した信号すなわちパツドマーク信号PS′は求める
べきパツドマーク信号となつている。
上述の説明から明らかな様に本発明を用いるこ
とにより従来第４図に示したパツドマーク信号の
かけ６０がなく正しく撮像信号を２値化してい
る。本発明によれば誤りのない、浮動スライスレ
ベル方式の２値化回路が可能となる。
とにより従来第４図に示したパツドマーク信号の
かけ６０がなく正しく撮像信号を２値化してい
る。本発明によれば誤りのない、浮動スライスレ
ベル方式の２値化回路が可能となる。
尚、第４図、第８図において、上側包絡線５
６，５６′、下側包絡線５７，５７′、パツドマー
クスライス信号５８，５８′は図面を見やすくす
る為、撮像信号より少しずらして表わしてある。
６，５６′、下側包絡線５７，５７′、パツドマー
クスライス信号５８，５８′は図面を見やすくす
る為、撮像信号より少しずらして表わしてある。
第１図は従来の２値化回路の構成図、第２図は
従来の２値化回路の詳細な回路図、第３図は有効
弁別回路の詳細回路図、第４図は従来の２値化回
路の信号を示す図、第５図はICチツプのパター
ン図、第６図は本発明の２値化回路の回路構成、
第７図は本発明の回路図の積分回路、有効領域弁
別回路を詳細に示す回路図、第８図は本発明の２
値化回路の信号を示す図である。 ２……有効領域弁別回路、８……上側包絡線弁
別回路、１０……下側包絡線弁別回路、１２……
コンパレータ、１４……加算回路、６３……積分
回路。
従来の２値化回路の詳細な回路図、第３図は有効
弁別回路の詳細回路図、第４図は従来の２値化回
路の信号を示す図、第５図はICチツプのパター
ン図、第６図は本発明の２値化回路の回路構成、
第７図は本発明の回路図の積分回路、有効領域弁
別回路を詳細に示す回路図、第８図は本発明の２
値化回路の信号を示す図である。 ２……有効領域弁別回路、８……上側包絡線弁
別回路、１０……下側包絡線弁別回路、１２……
コンパレータ、１４……加算回路、６３……積分
回路。
Claims (1)
- 【特許請求の範囲】 １ 外部情報を電気信号に変換するセンサと前記
センサからの電気信号の上側包絡線信号と下側包
絡線信号を作成する回路と、該２つの包絡線信号
の平均信号を作成する回路と、該平均信号をスラ
イスレベルとして前記電気信号を２値化する２値
化回路と、前記電気信号のうち有効部分を弁別し
有効の間２値化回路を動作させる有効領域弁別回
路を備え、前記電気信号を２値化信号に変換する
場合において、前記電気信号を積分回路に入力し
て積分し、前記積分回路出力を有効領域弁別回路
に入力することを特徴とする信号２値化回路。 ２ 前記センサは光電変換を行う撮像系より成る
ことを特徴とする特許請求の範囲第１項記載の信
号２値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155034A JPS5856574A (ja) | 1981-09-30 | 1981-09-30 | 信号２値化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155034A JPS5856574A (ja) | 1981-09-30 | 1981-09-30 | 信号２値化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856574A JPS5856574A (ja) | 1983-04-04 |
| JPS6159032B2 true JPS6159032B2 (ja) | 1986-12-15 |
Family
ID=15597221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155034A Granted JPS5856574A (ja) | 1981-09-30 | 1981-09-30 | 信号２値化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856574A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134040A (ja) * | 1984-07-26 | 1986-02-18 | Toyota Motor Corp | ポリプロピレン樹脂組成物の製造方法 |
| JPS62151071A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | ビデイオ信号処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151513A (en) * | 1976-06-11 | 1977-12-16 | Hitachi Ltd | Binary signal generation device |
-
1981
- 1981-09-30 JP JP56155034A patent/JPS5856574A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856574A (ja) | 1983-04-04 |
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