JPS6159669B2 - - Google Patents
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- Publication number
- JPS6159669B2 JPS6159669B2 JP54076127A JP7612779A JPS6159669B2 JP S6159669 B2 JPS6159669 B2 JP S6159669B2 JP 54076127 A JP54076127 A JP 54076127A JP 7612779 A JP7612779 A JP 7612779A JP S6159669 B2 JPS6159669 B2 JP S6159669B2
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- JP
- Japan
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- film
- poly
- sio
- gate
- source
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、ソース
及びドレインの拡散深さが深くても、ゲート−ソ
ース間、ゲート−ドレイン間容量が小さく、かつ
ソース、ドレイン間の耐圧が大きく、またゲート
部の多結晶Si（以下Poly Siという）と金属配線
のシヨート及び配線部のPoly Siと金属配線のシ
ヨートの生じないシリコンゲートMOSトランジ
スタを得る方法を提供するものである。
及びドレインの拡散深さが深くても、ゲート−ソ
ース間、ゲート−ドレイン間容量が小さく、かつ
ソース、ドレイン間の耐圧が大きく、またゲート
部の多結晶Si（以下Poly Siという）と金属配線
のシヨート及び配線部のPoly Siと金属配線のシ
ヨートの生じないシリコンゲートMOSトランジ
スタを得る方法を提供するものである。
まず、ｎチヤンネルSiゲートMOSトランジス
タを形成する従来の製造工程を第１図に従つて説
明する。まず、Ｐ形Si基板１上面に、フイールド
SiO2膜２及びゲートSiO2膜３を形成する（第１
図Ａ）。次に、上記フイールドSiO2膜２及びゲー
トSiO2膜３上に、Poly Si膜４を形成する（第１
図Ｂ）。次に、Poly Siゲート電極パターン５及び
Poly Si配線パターン６を形成する。さらにPoly
Siゲート電極パターン５をマスクとして、ゲート
SiO2膜３を介してリンをイオン注入し、ｎ+形の
ソース及びドレイン拡散領域７を形成する（第１
図Ｃ）。次に熱処理後、CVD法により、CVD−
SiO2膜８を形成する（第１図Ｄ）。次に、CVD−
SiO2膜８にAl′配線用のコンタクト窓９を形成
し、Al配線１０を形成する（第１図Ｅ）。第１図
Ｆに上記シリコンゲートMOSトランジスタの上
面パターンを示す。
タを形成する従来の製造工程を第１図に従つて説
明する。まず、Ｐ形Si基板１上面に、フイールド
SiO2膜２及びゲートSiO2膜３を形成する（第１
図Ａ）。次に、上記フイールドSiO2膜２及びゲー
トSiO2膜３上に、Poly Si膜４を形成する（第１
図Ｂ）。次に、Poly Siゲート電極パターン５及び
Poly Si配線パターン６を形成する。さらにPoly
Siゲート電極パターン５をマスクとして、ゲート
SiO2膜３を介してリンをイオン注入し、ｎ+形の
ソース及びドレイン拡散領域７を形成する（第１
図Ｃ）。次に熱処理後、CVD法により、CVD−
SiO2膜８を形成する（第１図Ｄ）。次に、CVD−
SiO2膜８にAl′配線用のコンタクト窓９を形成
し、Al配線１０を形成する（第１図Ｅ）。第１図
Ｆに上記シリコンゲートMOSトランジスタの上
面パターンを示す。
上記工程において、ソース及びドレイン拡散領
域７をイオン注入で形成した後、熱処理を行ない
所定の接合深さ（約１〜２μｍ）を形成した場
合、不純物の入り込みによりPoly Siゲート電極
パターン５の下まで拡散されることになり、ソー
ス−ゲート間、ドレイン−ゲート間の容量が大き
くかつ、ソース−ドレイン間の耐圧が小さくなる
という問題が生じる。
域７をイオン注入で形成した後、熱処理を行ない
所定の接合深さ（約１〜２μｍ）を形成した場
合、不純物の入り込みによりPoly Siゲート電極
パターン５の下まで拡散されることになり、ソー
ス−ゲート間、ドレイン−ゲート間の容量が大き
くかつ、ソース−ドレイン間の耐圧が小さくなる
という問題が生じる。
また、Poly Siゲート電極パターン５及び上記
Poly Si配線パターン６上にCVD−SiO2膜８を形
成した場合、Poly Siゲート電極パターン５及び
上記Poly Si配線パターン６の側面において、
CVD−SiO2膜８の膜厚の薄い部分１１が生じ
る。さらにCVD−SiO2膜８にAl配線用のコンタ
クト窓９を形成し、次にAl配線１０を形成した
場合、Poly Siゲート電極パターン５及びPoly Si
配線パターン６と他のAl配線パターン１０′がク
ロスする部分が形成され、CVD−SiO2膜８の膜
厚の薄い部分１１により、Poly Siゲート電極パ
ターン５とAl配線パターン１０′間のシユート及
びPoly Si配線パターン６とAl配線パターン１
０′間のシヨートが生じ、半導体装置の製造にお
いて歩留りが低下し問題となる。
Poly Si配線パターン６上にCVD−SiO2膜８を形
成した場合、Poly Siゲート電極パターン５及び
上記Poly Si配線パターン６の側面において、
CVD−SiO2膜８の膜厚の薄い部分１１が生じ
る。さらにCVD−SiO2膜８にAl配線用のコンタ
クト窓９を形成し、次にAl配線１０を形成した
場合、Poly Siゲート電極パターン５及びPoly Si
配線パターン６と他のAl配線パターン１０′がク
ロスする部分が形成され、CVD−SiO2膜８の膜
厚の薄い部分１１により、Poly Siゲート電極パ
ターン５とAl配線パターン１０′間のシユート及
びPoly Si配線パターン６とAl配線パターン１
０′間のシヨートが生じ、半導体装置の製造にお
いて歩留りが低下し問題となる。
本発明はソース及びドレインの接合深さを深く
形成しても、ゲート−ソース間、ゲート−ドレイ
ン間の容量が小さく、かつ、ソース−ドレイン間
の耐圧が大きく、また、Poly Siゲート電極とAl
配線のシヨート及びPoly Si配線とAl配線のシヨ
ートの生じないシリコンゲートMOSトランジス
タの製造方法を提供するものである。
形成しても、ゲート−ソース間、ゲート−ドレイ
ン間の容量が小さく、かつ、ソース−ドレイン間
の耐圧が大きく、また、Poly Siゲート電極とAl
配線のシヨート及びPoly Si配線とAl配線のシヨ
ートの生じないシリコンゲートMOSトランジス
タの製造方法を提供するものである。
本発明の実施例を第２図に従つて説明する。ま
ず、ｐ形Si基板１２上面にフイールドSiO2膜１３
及びゲートSiO2膜１４を形成する（第２図Ａ）。
ず、ｐ形Si基板１２上面にフイールドSiO2膜１３
及びゲートSiO2膜１４を形成する（第２図Ａ）。
次に、フイールドSiO2膜１３及びゲートSiO2
膜１４上にPoly Si膜１５を形成する（第２図
Ｂ）。
膜１４上にPoly Si膜１５を形成する（第２図
Ｂ）。
次に、Poly Si膜１５を選択的にエツチング
し、Poly Siゲート電極パターン１６とPoly Si配
線パターン１７を形成する（第２図Ｃ）。次に、
ボロンの不純物拡散を行ない、Poly Siゲート電
極パターン１６及びPoly Si配線パターン１７の
表面にボロン添加ガラス層１８を100〜2000Å程
度形成する（第２図Ｄ）。次に、ボロン添加ガラ
ス層１８の形成方法及び形成条件を説明する。ま
ず、第１の方法として、BBr3液体拡散源を用い
た方法では、900〜1100℃の基板温度で、BBr3
（BBr3中に混入したN2流量）10〜100c.c.／分ある
いは５〜50mg／分（BBr3の量）、O2ガス５〜30
c.c.／分、キヤリアのN2ガス１〜５／分を用い
て行なう。上記方法において下記の５つの条件を
任意に設定することにより、ボロン添加ガラスの
膜厚を制御することができる。１．基板温度、
２．処理時間、３．BBr3量、４．O2ガス流量、
５．キヤリアN2ガス流量。
し、Poly Siゲート電極パターン１６とPoly Si配
線パターン１７を形成する（第２図Ｃ）。次に、
ボロンの不純物拡散を行ない、Poly Siゲート電
極パターン１６及びPoly Si配線パターン１７の
表面にボロン添加ガラス層１８を100〜2000Å程
度形成する（第２図Ｄ）。次に、ボロン添加ガラ
ス層１８の形成方法及び形成条件を説明する。ま
ず、第１の方法として、BBr3液体拡散源を用い
た方法では、900〜1100℃の基板温度で、BBr3
（BBr3中に混入したN2流量）10〜100c.c.／分ある
いは５〜50mg／分（BBr3の量）、O2ガス５〜30
c.c.／分、キヤリアのN2ガス１〜５／分を用い
て行なう。上記方法において下記の５つの条件を
任意に設定することにより、ボロン添加ガラスの
膜厚を制御することができる。１．基板温度、
２．処理時間、３．BBr3量、４．O2ガス流量、
５．キヤリアN2ガス流量。
上記５つの条件で、１．基板温度を高くした場
合、３．BBr3量及び４O2ガス流量を多くした場
合、５．キヤリアガス流量を少なくした場合、そ
れぞれ、ボロン添加ガラス層の膜厚を厚く形成す
ることができる。例えば、基板温度：950℃、処
理時間：15分、BBr3量：15mg／分、O2ガス流
量：15c.c.／分、キヤリアN2ガス流量：３／分
の場合、200Å程度のボロン添加ガラス層を形成
することができる。
合、３．BBr3量及び４O2ガス流量を多くした場
合、５．キヤリアガス流量を少なくした場合、そ
れぞれ、ボロン添加ガラス層の膜厚を厚く形成す
ることができる。例えば、基板温度：950℃、処
理時間：15分、BBr3量：15mg／分、O2ガス流
量：15c.c.／分、キヤリアN2ガス流量：３／分
の場合、200Å程度のボロン添加ガラス層を形成
することができる。
また第２の方法として、ボロンナイトライド
（BN）固体拡散源を用いた方法では、まずBN基
板を900〜1100℃の基板温度で酸化性雰囲気中で
熱処理し、BN基板表面にB2O3を形成する。（例
えば基板温度：1030℃，O23／分処理時間30分
で行なう）。次に、900℃〜1100℃の基板温度で表
面にB2O3を形成したBN基板を用いN2ガス流量：
１〜５／分の雰囲気で行なう。上記方法におい
て、基板温度処理時間及びN2ガス流量を任意に
設定することにより、ボロン添加ガラスの膜厚を
制御することができる。上記基板温度を高くした
場合、処理時間を長くした場合、N2ガス流量を
少なくした場合、それぞれボロン添加ガラスの膜
厚を厚く形成することができる。例えば、基板温
度：1030℃、N2ガス流量：５／分、処理時
間：30分の条件では、800Å〜1400Å程度のボロ
ン添加ガラス層を形成することができる。
（BN）固体拡散源を用いた方法では、まずBN基
板を900〜1100℃の基板温度で酸化性雰囲気中で
熱処理し、BN基板表面にB2O3を形成する。（例
えば基板温度：1030℃，O23／分処理時間30分
で行なう）。次に、900℃〜1100℃の基板温度で表
面にB2O3を形成したBN基板を用いN2ガス流量：
１〜５／分の雰囲気で行なう。上記方法におい
て、基板温度処理時間及びN2ガス流量を任意に
設定することにより、ボロン添加ガラスの膜厚を
制御することができる。上記基板温度を高くした
場合、処理時間を長くした場合、N2ガス流量を
少なくした場合、それぞれボロン添加ガラスの膜
厚を厚く形成することができる。例えば、基板温
度：1030℃、N2ガス流量：５／分、処理時
間：30分の条件では、800Å〜1400Å程度のボロ
ン添加ガラス層を形成することができる。
次に、Poly Siゲート電極パターン１６の表面
のボロン添加ガラス層１８はHF系のエツチング
液に溶け難いので、ボロン添加ガラス層１８をマ
スクとして、HF系のエツチング液を用いて、ゲ
ートSiO2膜１４をエツチングし、ソース、ドレ
イン拡散窓１９を形成する（第２図Ｅ）。
のボロン添加ガラス層１８はHF系のエツチング
液に溶け難いので、ボロン添加ガラス層１８をマ
スクとして、HF系のエツチング液を用いて、ゲ
ートSiO2膜１４をエツチングし、ソース、ドレ
イン拡散窓１９を形成する（第２図Ｅ）。
次に700℃〜1000℃の温度でボロン添加ガラス
層１８及びソース、ドレイン拡散窓１９を酸化性
雰囲気の熱処理する。そうすると、不純物を含ま
ないSi基板に比べ、ボロンを多く含んだボロン添
加ガラス層１８は酸化速度が速いため、例えば基
板のソース、ドレイン拡散窓１９に1000Å程度の
イオン注入用SiO2膜２１を形成した場合、ボロ
ン添加ガラス層１８には2000Å以上の厚いSiO2
膜２０が形成される。次に、1000Å程度の薄い
SiO2膜２１を介して、基板１２内にイオン注入
法でリンを注入し、ｎ+形のソース及びドレイン
領域２２を形成する（第２図Ｆ）。次に、熱処理
を行ない所定の深さのソース及びドレイン領域２
２を形成した後、CVD法によりCVD−SiO2膜２
３を形成する（第２図Ｇ）。次に、CVD−SiO2膜
２３に、Al配線用のコンタクト窓２４を形成
し、さらにAl配線２５を形成する（第２図Ｆ）。
こうして形成されたシリコンゲートMOSトラン
ジスタの上面パターンを第２図Ｉに示す。
層１８及びソース、ドレイン拡散窓１９を酸化性
雰囲気の熱処理する。そうすると、不純物を含ま
ないSi基板に比べ、ボロンを多く含んだボロン添
加ガラス層１８は酸化速度が速いため、例えば基
板のソース、ドレイン拡散窓１９に1000Å程度の
イオン注入用SiO2膜２１を形成した場合、ボロ
ン添加ガラス層１８には2000Å以上の厚いSiO2
膜２０が形成される。次に、1000Å程度の薄い
SiO2膜２１を介して、基板１２内にイオン注入
法でリンを注入し、ｎ+形のソース及びドレイン
領域２２を形成する（第２図Ｆ）。次に、熱処理
を行ない所定の深さのソース及びドレイン領域２
２を形成した後、CVD法によりCVD−SiO2膜２
３を形成する（第２図Ｇ）。次に、CVD−SiO2膜
２３に、Al配線用のコンタクト窓２４を形成
し、さらにAl配線２５を形成する（第２図Ｆ）。
こうして形成されたシリコンゲートMOSトラン
ジスタの上面パターンを第２図Ｉに示す。
上記第２図の工程において、Poly Siゲート電
極パターン１６表面の膜厚の厚いSiO2膜２０を
マスクとしてソース、ドレイン形成の為のイオン
注入を行なうと、ゲート領域の入り込みが小さく
なり、ソース及びドレインの接合深さを深く形成
でき、ゲート−ソース間及びゲート−ドレイン間
の容量が小さく、かつ、ソース−ドレイン間の耐
圧も大きくできる。また、Poly Siゲート電極パ
ターン１６及びPoly Si配線パターン１７の表面
に形成された厚いSiO2膜２０にはボロンが高濃
度に含まれており、かつ、SiO2膜厚が厚いため
ピンホールが少なく、次にCVD−SiO2膜２３形
成後Al配線２５を形成した場合、Poly Siゲート
電極パターン１６及びPoly Siパターン１７の側
面において、CVD−SiO2膜２３の膜厚の薄い部
分２６が生じても、Al配線パターン２５′とPoly
Siゲート電極パターン１６間のシヨート及び上記
Al配線パターン２５′とPoly Si配線パターン１７
間のシヨートは生じない。
極パターン１６表面の膜厚の厚いSiO2膜２０を
マスクとしてソース、ドレイン形成の為のイオン
注入を行なうと、ゲート領域の入り込みが小さく
なり、ソース及びドレインの接合深さを深く形成
でき、ゲート−ソース間及びゲート−ドレイン間
の容量が小さく、かつ、ソース−ドレイン間の耐
圧も大きくできる。また、Poly Siゲート電極パ
ターン１６及びPoly Si配線パターン１７の表面
に形成された厚いSiO2膜２０にはボロンが高濃
度に含まれており、かつ、SiO2膜厚が厚いため
ピンホールが少なく、次にCVD−SiO2膜２３形
成後Al配線２５を形成した場合、Poly Siゲート
電極パターン１６及びPoly Siパターン１７の側
面において、CVD−SiO2膜２３の膜厚の薄い部
分２６が生じても、Al配線パターン２５′とPoly
Siゲート電極パターン１６間のシヨート及び上記
Al配線パターン２５′とPoly Si配線パターン１７
間のシヨートは生じない。
以上のように本発明によればソース、ドレイン
の接合深さを深くしてもゲート領域の入り込みが
小さくなるので、ゲート−ソース間及びゲート−
ドレイン間の溶量を小さくすることができ、か
つ、ソース−ドレイン間の耐圧も大きくできる。
また、Poly Siゲート電極パターンとPoly Si配線
パターンの表面に、ボロンを含んだ厚いSiO2膜
を形成することにより、Poly Siゲート電極パタ
ーン及びPoly Si配線パターンと、Al配線間での
シヨートをなくすことができ、歩留りが向上をは
かることができる。
の接合深さを深くしてもゲート領域の入り込みが
小さくなるので、ゲート−ソース間及びゲート−
ドレイン間の溶量を小さくすることができ、か
つ、ソース−ドレイン間の耐圧も大きくできる。
また、Poly Siゲート電極パターンとPoly Si配線
パターンの表面に、ボロンを含んだ厚いSiO2膜
を形成することにより、Poly Siゲート電極パタ
ーン及びPoly Si配線パターンと、Al配線間での
シヨートをなくすことができ、歩留りが向上をは
かることができる。
第１図Ａ〜Ｆは従来のPoly SiゲートMOSトラ
ンジスタの製造方法を示す工程図、第２図Ａ〜Ｉ
は本発明の一実施例にかかるPoly SiゲートMOS
トランジスタの製造方法を示す工程図である。 １２……ｐ形Si基板、１４……ゲートSiO2膜、
１５……Poly Si膜、１６……Poly Siゲート電極
パターン、１８……ボロン添加ガラス層、１９…
…ソース、ドレイン拡散窓、２０……厚いSiO2
膜、２１……イオン注入用のSiO2膜、２２……
ソース、ドレイン領域。
ンジスタの製造方法を示す工程図、第２図Ａ〜Ｉ
は本発明の一実施例にかかるPoly SiゲートMOS
トランジスタの製造方法を示す工程図である。 １２……ｐ形Si基板、１４……ゲートSiO2膜、
１５……Poly Si膜、１６……Poly Siゲート電極
パターン、１８……ボロン添加ガラス層、１９…
…ソース、ドレイン拡散窓、２０……厚いSiO2
膜、２１……イオン注入用のSiO2膜、２２……
ソース、ドレイン領域。
Claims (1)
- １ 一導電形半導体基板上に絶縁膜を形成し、さ
らに、前記絶縁膜上に多結晶シリコン膜を形成す
る工程と、前記多結晶シリコン膜を選択的にエツ
チングし、多結晶シリコンパターンを形成する工
程と、前記多結晶シリコンパターン表面にボロン
添加ガラス層を形成する工程と、前記絶縁膜を
HF系のエツチング液で除去し、酸化性雰囲気中
で熱処理する工程と、この熱処理にて前記ガラス
層が変化した酸化膜をマスクとしてソース及びド
レイン形成用の不純物を前記基板にイオン注入す
る工程とを備えたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7612779A JPS561572A (en) | 1979-06-15 | 1979-06-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7612779A JPS561572A (en) | 1979-06-15 | 1979-06-15 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS561572A JPS561572A (en) | 1981-01-09 |
| JPS6159669B2 true JPS6159669B2 (ja) | 1986-12-17 |
Family
ID=13596257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7612779A Granted JPS561572A (en) | 1979-06-15 | 1979-06-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS561572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350497A (ja) * | 1986-08-18 | 1988-03-03 | Crown Denken:Kk | チタン材の彩色方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596795B2 (ja) * | 1988-06-20 | 1997-04-02 | 富士通株式会社 | 半導体装置の製造方法 |
-
1979
- 1979-06-15 JP JP7612779A patent/JPS561572A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350497A (ja) * | 1986-08-18 | 1988-03-03 | Crown Denken:Kk | チタン材の彩色方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS561572A (en) | 1981-01-09 |
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