JPS6160153A - バツフアメモリアクセス方式 - Google Patents
バツフアメモリアクセス方式Info
- Publication number
- JPS6160153A JPS6160153A JP59183558A JP18355884A JPS6160153A JP S6160153 A JPS6160153 A JP S6160153A JP 59183558 A JP59183558 A JP 59183558A JP 18355884 A JP18355884 A JP 18355884A JP S6160153 A JPS6160153 A JP S6160153A
- Authority
- JP
- Japan
- Prior art keywords
- block
- stack
- buffer memory
- memory
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は主メモリの他にバッファメモリを使用し、中央
処理装置の高速アクセスを更に効率良くするアクセス方
式に関する。
処理装置の高速アクセスを更に効率良くするアクセス方
式に関する。
主メモリにスタック領域を設け、中央処理装置の制御で
データ処理を行うスタックマシン表呼ばれる装置は、デ
ータをスタックに後入れ先出し方式で出入れするため、
スタックへのアクセス頻度が極めて大きく、アクセス速
度がマシンの特性を定めることになる。そこでバッファ
メモリ （キャッシュメモリとも言う）を使用し、主メ
モリの内容についてその一部の写しを格納して置き、中
央処理装置がメモリにアクセスしたとき、目的のデータ
がへソファメモリに存在するか否かをまず調べる。存在
すれば読出して直く中央処理装置へ転送するため、メモ
リアクセスの時間短縮となる。バッファメモリはこの目
的をもって設けられている。
データ処理を行うスタックマシン表呼ばれる装置は、デ
ータをスタックに後入れ先出し方式で出入れするため、
スタックへのアクセス頻度が極めて大きく、アクセス速
度がマシンの特性を定めることになる。そこでバッファ
メモリ （キャッシュメモリとも言う）を使用し、主メ
モリの内容についてその一部の写しを格納して置き、中
央処理装置がメモリにアクセスしたとき、目的のデータ
がへソファメモリに存在するか否かをまず調べる。存在
すれば読出して直く中央処理装置へ転送するため、メモ
リアクセスの時間短縮となる。バッファメモリはこの目
的をもって設けられている。
［従来の技術］
第４図は前述のシステム構成の概略図を示す。１は中央
処理装置、２は主メモリ、３はバッファメモリを示す。
処理装置、２は主メモリ、３はバッファメモリを示す。
前述のアクセスのとき、若し目的のデータがバッファメ
モリ３に存在しなかった場合ば、主メモリ２に対しアク
セスを行い、目的とするデータを読出す。そして読出し
たデータをバ。
モリ３に存在しなかった場合ば、主メモリ２に対しアク
セスを行い、目的とするデータを読出す。そして読出し
たデータをバ。
ファメモリ３へ格納すると共に中央処理装置１へ転送す
る。また主メモリには「スタック領域」２１を設け、デ
ータを後入れ先出し方式で出入れを行い、更にスタック
１−ツブポインタ（レジスタ）２２を設けておき、格納
したデータと利用できない（無効の）データとを区別し
ている。即ちスタック領域でスタックトップポインタが
指しているア１：レスより、例えば増加するアドレス領
域に何かのデータが格納されていても、それは無効のデ
ータと取扱うこととしている。またバッファメモリ３は
３２バイト或いは６４バイトの１ブロック」単位Ｂ １
、 Ｂ ２−Ｂ ｎに管理されていて、同容量の「
スタック」内ブロックＳＭＩ、ＳＭ２． −と、関連を
もって書込み・読出しされる。
る。また主メモリには「スタック領域」２１を設け、デ
ータを後入れ先出し方式で出入れを行い、更にスタック
１−ツブポインタ（レジスタ）２２を設けておき、格納
したデータと利用できない（無効の）データとを区別し
ている。即ちスタック領域でスタックトップポインタが
指しているア１：レスより、例えば増加するアドレス領
域に何かのデータが格納されていても、それは無効のデ
ータと取扱うこととしている。またバッファメモリ３は
３２バイト或いは６４バイトの１ブロック」単位Ｂ １
、 Ｂ ２−Ｂ ｎに管理されていて、同容量の「
スタック」内ブロックＳＭＩ、ＳＭ２． −と、関連を
もって書込み・読出しされる。
今生メモリ２に書込み要求が中央処理装置１より発せら
れ、バッファメモリ３に対応して存在するブロックを有
しないスタック領Ｊｇｉ２１が参照されたとき、スタッ
クの当該領域はバッファメモリ３に書込まれる必要があ
る。スワップ方式ではこのことが必要となる。
れ、バッファメモリ３に対応して存在するブロックを有
しないスタック領Ｊｇｉ２１が参照されたとき、スタッ
クの当該領域はバッファメモリ３に書込まれる必要があ
る。スワップ方式ではこのことが必要となる。
［発明が解決しようとする問題点］
スタック領域が第５図に示すようにブロックで区切られ
ていて、スタックトップポインタＳＴＰがブＥｌツク＃
０の途中を指しているとする（ＳＴＰ−０の位置）。そ
して１ブロック分のデータを書込アクセスする命令によ
り、ブロック＃１の方向へ書込むとき（ＳＴＰ−１の位
置にスタックトップポインタが移動する筈）、ブロック
＃０とブロック＃１との境界を超える必要がある。この
ときブロック＃１に対応する領域がバッファメモリ３に
存在しないとき、当然最も古い時に使用されたブロック
を例えばＬＲ，、Ｕ方式により発見して、当該ブロック
を主メモリ２の何処かへ追い出して、スタックのブロッ
ク＃１であることを意識してバッファの前記空白場所ヘ
ムーブイン操作即らブロック＃１のデータを空白かたと
え無効のデータであっても書込むという操作を行う。そ
の後に新規なデータをスタックとバッファの両ブロック
に書込む。したがってこのとき主メモリにおけるアクセ
スとムーブイン操作のため、スタックアクセスが遅れる
こととなる。なお第４図において、３１はディレクトリ
（タグとも言う）であって、バッファメモリ３の成る
ブロックが主メモリ２の何処のブロックと対応するかを
示すものである。例えば主メモリ２を図の縦方向に見て
２５６個のブロックがあったとして、バッファメモリ３
の最上位にアドレス２００番目のブロックと対応するデ
ータが入っているとき、ディレクトリ３１の対応する最
上位に２００のようにアドレスを書込んでお（。
ていて、スタックトップポインタＳＴＰがブＥｌツク＃
０の途中を指しているとする（ＳＴＰ−０の位置）。そ
して１ブロック分のデータを書込アクセスする命令によ
り、ブロック＃１の方向へ書込むとき（ＳＴＰ−１の位
置にスタックトップポインタが移動する筈）、ブロック
＃０とブロック＃１との境界を超える必要がある。この
ときブロック＃１に対応する領域がバッファメモリ３に
存在しないとき、当然最も古い時に使用されたブロック
を例えばＬＲ，、Ｕ方式により発見して、当該ブロック
を主メモリ２の何処かへ追い出して、スタックのブロッ
ク＃１であることを意識してバッファの前記空白場所ヘ
ムーブイン操作即らブロック＃１のデータを空白かたと
え無効のデータであっても書込むという操作を行う。そ
の後に新規なデータをスタックとバッファの両ブロック
に書込む。したがってこのとき主メモリにおけるアクセ
スとムーブイン操作のため、スタックアクセスが遅れる
こととなる。なお第４図において、３１はディレクトリ
（タグとも言う）であって、バッファメモリ３の成る
ブロックが主メモリ２の何処のブロックと対応するかを
示すものである。例えば主メモリ２を図の縦方向に見て
２５６個のブロックがあったとして、バッファメモリ３
の最上位にアドレス２００番目のブロックと対応するデ
ータが入っているとき、ディレクトリ３１の対応する最
上位に２００のようにアドレスを書込んでお（。
［問題点を解決するための手段］
前述の問題点を改善するための本発明の採用した手段は
、スタックトップポインタにより主メモリのスタック領
域限界を示し、スワップ方式によりバッファメモリを制
御する電子計算機のバッファメモリアクセス方式におい
て、スタック書込アクセス命令の発生を検出する手段と
、該命令実行の結果スタックトップポインタがスタック
のブロック境界を越えることを検出する手段とを具備し
、ブロック境界を越えたことの信号が発生し、旧つバッ
ファメモリに新規格納可能なブロックが存在しないとき
には、バッファメモリ内の最も古い時使用された１ブロ
ックを主メモリに戻し、新データを該ブロックの空所へ
単に書込むことである。
、スタックトップポインタにより主メモリのスタック領
域限界を示し、スワップ方式によりバッファメモリを制
御する電子計算機のバッファメモリアクセス方式におい
て、スタック書込アクセス命令の発生を検出する手段と
、該命令実行の結果スタックトップポインタがスタック
のブロック境界を越えることを検出する手段とを具備し
、ブロック境界を越えたことの信号が発生し、旧つバッ
ファメモリに新規格納可能なブロックが存在しないとき
には、バッファメモリ内の最も古い時使用された１ブロ
ックを主メモリに戻し、新データを該ブロックの空所へ
単に書込むことである。
［作用］
主メモリにおけるスタック書込アクセス命令である場合
、本発明によるとへソファメモリに対し空ブロックのあ
ることを見出せば直ちに、空ブロックがないときは１ブ
ロックを主メモリに戻して書込むことにより、短時間で
簡易に書込みがなされる。
、本発明によるとへソファメモリに対し空ブロックのあ
ることを見出せば直ちに、空ブロックがないときは１ブ
ロックを主メモリに戻して書込むことにより、短時間で
簡易に書込みがなされる。
［実施例］
第１図は本発明の実施例の主要部の構成を示す中央処理
装置とバッファメモリ間の接続のみを示す。
装置とバッファメモリ間の接続のみを示す。
即ち中央処理装置１とバッファメモリ３との間に読出し
・書込み切替指示バスＲ／Ｗｌｌ、アトルスバス１２、
書込データバス１３、新型書込み指示バス１４とを具備
している。新型指示書込みバス１４を指示するための回
路構成を第２図に示す。
・書込み切替指示バスＲ／Ｗｌｌ、アトルスバス１２、
書込データバス１３、新型書込み指示バス１４とを具備
している。新型指示書込みバス１４を指示するための回
路構成を第２図に示す。
第２図において２２はスタックトップポインタＳＴＰ、
２３は加算回路、２４はブロック境界クロス検出回路を
示す。中央処理装置１からスタック書込アクセス命令が
端子２５へ、書込みデータのデータ長が端子２６へ印加
されたとき、スタックトップポインタ５ＴＰ２’２の示
す現在アドレスと加算し、その結果の更新アドレスがブ
ロック境界を第５図の説明のようにクロスするかどうか
チェックする。これは加算回路２３において、アトルス
ビソト加算中にアドレスが例えば３２ビツトを越ずキャ
リ発生の有無を確認して行う。
２３は加算回路、２４はブロック境界クロス検出回路を
示す。中央処理装置１からスタック書込アクセス命令が
端子２５へ、書込みデータのデータ長が端子２６へ印加
されたとき、スタックトップポインタ５ＴＰ２’２の示
す現在アドレスと加算し、その結果の更新アドレスがブ
ロック境界を第５図の説明のようにクロスするかどうか
チェックする。これは加算回路２３において、アトルス
ビソト加算中にアドレスが例えば３２ビツトを越ずキャ
リ発生の有無を確認して行う。
クロスしているときの検出出力信号はスタック書込みア
クセス命令端子２５の信号とアンド演算２７を行い、新
型書込み指示端子２８に出力する。
クセス命令端子２５の信号とアンド演算２７を行い、新
型書込み指示端子２８に出力する。
端子２８は第１図のパス１４と接続されてへソファメモ
リ３に行く。
リ３に行く。
第３図はバッファメモリ３に対する中央処理装置１の動
作フローチャートを示す。第１図・第２図に示すように
バッファメモリアクセスが第３図のステップ■で開始さ
れる。このときアクセス要求はアクセス開始番地とデー
タ長が指定される。第５図について説明したようにスタ
ックの新規ブロック＃１に対応するブロックがバッファ
メモリ３に見出せるか、否かをステップ■において判断
する。「見出せないか」の判断として見出せればｒ Ｎ
Ｏｊであってステップ■の新プロソクヘデータを直く
書込む。若し見出せない場合はｒＹＥｓＪであって、バ
ッファメモリ３の内のブロックについてリプレース（主
メモリに戻すこと）を行うブロックを！、、 ＲＵ方法
などにより決定する（ステップ■）次にステップ■にお
いてリプレースブロックのチェンジビットがオンである
かオフであるかテップ■において第２図の新型書込みが
成立するかどうか判断する。若しチェンジビットがオフ
のときはムーブアウトせず直くに新型書込みについて判
断する。新型書込みが成立つときはステップ■において
ブイレフ１−ＩＪ（第３図３１）への新ブロックのアド
レス登録を直く行う。また新型書込みでないときステッ
プ■は従来の新ブロックのムーブイン動作を行う。
作フローチャートを示す。第１図・第２図に示すように
バッファメモリアクセスが第３図のステップ■で開始さ
れる。このときアクセス要求はアクセス開始番地とデー
タ長が指定される。第５図について説明したようにスタ
ックの新規ブロック＃１に対応するブロックがバッファ
メモリ３に見出せるか、否かをステップ■において判断
する。「見出せないか」の判断として見出せればｒ Ｎ
Ｏｊであってステップ■の新プロソクヘデータを直く
書込む。若し見出せない場合はｒＹＥｓＪであって、バ
ッファメモリ３の内のブロックについてリプレース（主
メモリに戻すこと）を行うブロックを！、、 ＲＵ方法
などにより決定する（ステップ■）次にステップ■にお
いてリプレースブロックのチェンジビットがオンである
かオフであるかテップ■において第２図の新型書込みが
成立するかどうか判断する。若しチェンジビットがオフ
のときはムーブアウトせず直くに新型書込みについて判
断する。新型書込みが成立つときはステップ■において
ブイレフ１−ＩＪ（第３図３１）への新ブロックのアド
レス登録を直く行う。また新型書込みでないときステッ
プ■は従来の新ブロックのムーブイン動作を行う。
次にステップ■において新ブロックへデータを書込むこ
とでバッファメモリへのアクセスが終了する。
とでバッファメモリへのアクセスが終了する。
スタック領域においてデータ格納範囲を拡張する命令と
しては例えばブツシュ、コール、メータフレーム等があ
る。これらの命令によりスタック書込みアクセスの実行
中ブロック境界をクロスするまでは従来のやり方で書込
動作がなされ、クロスした後は第２図の回路のため新型
書込み動作となる。
しては例えばブツシュ、コール、メータフレーム等があ
る。これらの命令によりスタック書込みアクセスの実行
中ブロック境界をクロスするまでは従来のやり方で書込
動作がなされ、クロスした後は第２図の回路のため新型
書込み動作となる。
［発明の効果］
このようにして本発明によると、スタックメモリに対す
る書込みアクセスである場合にはへソファメモリにスタ
ックメモリの写しが存在しないときでも、単にＩブロッ
クを主メモリヘムーブアウトし、空いたブロックへ直ぐ
書込みを行うことで良い。したがってアクセス処理時間
が短くてすむ。
る書込みアクセスである場合にはへソファメモリにスタ
ックメモリの写しが存在しないときでも、単にＩブロッ
クを主メモリヘムーブアウトし、空いたブロックへ直ぐ
書込みを行うことで良い。したがってアクセス処理時間
が短くてすむ。
第１図は本発明の実施例の主要部構成を示す図、第２図
は第１図中の新型書込み指令バスに指示信号を発する具
体的回路図、 第３図ばバッファメモリに対する中央処理装置の動作フ
ローチャーｌ−１ 第４図は従来のデータ処理システムの一般的構成図、 第５図はスタック領域の書込みアクセスを説明する図で
ある。 １−中央処理装置 ２−主メモリ ３−＝−バッファメモリ１４−新型
指示書込みバス ２１−スタック領域 ２２〜スタツクトツプポインタ ２４−ブロック境界クロス検出回路 ３１−ディレクトリ
は第１図中の新型書込み指令バスに指示信号を発する具
体的回路図、 第３図ばバッファメモリに対する中央処理装置の動作フ
ローチャーｌ−１ 第４図は従来のデータ処理システムの一般的構成図、 第５図はスタック領域の書込みアクセスを説明する図で
ある。 １−中央処理装置 ２−主メモリ ３−＝−バッファメモリ１４−新型
指示書込みバス ２１−スタック領域 ２２〜スタツクトツプポインタ ２４−ブロック境界クロス検出回路 ３１−ディレクトリ
Claims (1)
- スタックトップポインタにより主メモリのスタック領域
限界を示し、スワップ方式によりバッファメモリを制御
する電子計算機のバッファメモリアクセス方式において
、スタック書込アクセス命令の発生を検出する手段と、
該命令実行の結果スタックトップポインタがスタックの
ブロック境界を越えることを検出する手段とを具備し、
ブロック境界を越えたことの信号が発生し、且つバッフ
ァメモリに新規格納可能なブロックが存在しないときに
は、バッファメモリ内の最も古い時使用された１ブロッ
クを主メモリに戻し、新データを該ブロックの空所へ単
に書込むことを特徴とするバッファメモリアクセス方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183558A JPS6160153A (ja) | 1984-08-31 | 1984-08-31 | バツフアメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183558A JPS6160153A (ja) | 1984-08-31 | 1984-08-31 | バツフアメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160153A true JPS6160153A (ja) | 1986-03-27 |
Family
ID=16137901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183558A Pending JPS6160153A (ja) | 1984-08-31 | 1984-08-31 | バツフアメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160153A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143583A (en) * | 1980-04-11 | 1981-11-09 | Toshiba Corp | Buffer memory control system |
| JPS57105877A (en) * | 1980-12-22 | 1982-07-01 | Fujitsu Ltd | Stack memory device |
-
1984
- 1984-08-31 JP JP59183558A patent/JPS6160153A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143583A (en) * | 1980-04-11 | 1981-11-09 | Toshiba Corp | Buffer memory control system |
| JPS57105877A (en) * | 1980-12-22 | 1982-07-01 | Fujitsu Ltd | Stack memory device |
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