JPS6162142A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS6162142A JPS6162142A JP59184325A JP18432584A JPS6162142A JP S6162142 A JPS6162142 A JP S6162142A JP 59184325 A JP59184325 A JP 59184325A JP 18432584 A JP18432584 A JP 18432584A JP S6162142 A JPS6162142 A JP S6162142A
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- JP
- Japan
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- address
- input
- interrupt
- output control
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は入出力制御装置に関し、特に複数の入・出力装
置を時分割にて同時制御可能なマイクロプログラム制御
の入出力制御装置に関する。
置を時分割にて同時制御可能なマイクロプログラム制御
の入出力制御装置に関する。
Ｌ１Ｌ
一般にこの種の入出力制御装置は上位装置インターフェ
ースを介して上位装置と接続されてＪ５す、また入出力
アダプタインタフェースを介して複数の入出力アダプタ
と接続されて入出力アダプタに夫々接続されている入出
力装置を時分割的に同時制御するようになっている。
ースを介して上位装置と接続されてＪ５す、また入出力
アダプタインタフェースを介して複数の入出力アダプタ
と接続されて入出力アダプタに夫々接続されている入出
力装置を時分割的に同時制御するようになっている。
このような入出力制御装置のマイクロプログラムは、通
常１個の基本処理ルーチンと入出ノコアダプタの種類に
応じた複数の入出力制御ルーチンとで構成され、各々独
立した作業領域を有している。
常１個の基本処理ルーチンと入出ノコアダプタの種類に
応じた複数の入出力制御ルーチンとで構成され、各々独
立した作業領域を有している。
基本処理ルーチンと各入出力制御ルーチンはある定めら
れたプログラムインターフェースを持ち、上位装置又は
入出力アダプタからの入出力制御装置への処理要求は、
最初に基本処理ルーチンにてどの入出力制御ルーチンに
対する要求かが判別され、プログラムインターフェース
に従って適当な入出力制御ルーチンにプログラム分岐す
る。入出力制御ルーチンではその時に必要な処理が終了
した時、プログラムインターフェースに従って基本処理
ルーチンにプログラム分岐する。このようにして入出力
制御装置は上記意装置及び入出力アダプタからの処ＩＩ
［ｊ要求を時分割的に処理することにより、複数の人出
力ｖｉ置を同時に制御して動作させる。
れたプログラムインターフェースを持ち、上位装置又は
入出力アダプタからの入出力制御装置への処理要求は、
最初に基本処理ルーチンにてどの入出力制御ルーチンに
対する要求かが判別され、プログラムインターフェース
に従って適当な入出力制御ルーチンにプログラム分岐す
る。入出力制御ルーチンではその時に必要な処理が終了
した時、プログラムインターフェースに従って基本処理
ルーチンにプログラム分岐する。このようにして入出力
制御装置は上記意装置及び入出力アダプタからの処ＩＩ
［ｊ要求を時分割的に処理することにより、複数の人出
力ｖｉ置を同時に制御して動作させる。
基本処理リーヂンは時分割的に各入出力制御ルーチンに
対する共通処理を行なうため全ての入出力制御ルーチン
の作業領域にアクセスする必要があるが、各入出力制御
ルーチンは自分に属する作業領域のみにアクセスすれば
良く、他の領域へのアクセスは必要としない。
対する共通処理を行なうため全ての入出力制御ルーチン
の作業領域にアクセスする必要があるが、各入出力制御
ルーチンは自分に属する作業領域のみにアクセスすれば
良く、他の領域へのアクセスは必要としない。
しかし入出力制御ルーチンにプログラムミスがあり、自
分に属する作業領域以外にアクセスして、そのアドレス
からの読出し又は書込みを行なった場合、従来の入出力
制ｔｉｐ装置においてはこのような誤ったアドレスへの
アクセスの検出手段を右しないので、誤ったアクセスに
よりする入出力制御ルーチンが他の入出力制御ルーチン
に属り゛る作業領域を書き換えてしまう。また、マイク
ロプログラムが格納されるコントロールメモリがＲＡ
ＩＶＩで構成されている場合はマイクロプログラムその
ｂのを壊したりすると、ある入出力制御ルーチンにて異
常が発生してもその入出力制御ルーチンに原因があると
は限らないので、最悲の場合は全ての入出力制御ルーチ
ンを疑わなければならず、更にハードウェアの故障等に
よる誤動作もありえるため、異常原因の追及が極めて困
難であるという欠点があった・ 発明の目的 本発明は、プログラムミスのない入出力制（λ１１ルー
チンが該入出力制御ルーチンの作業領域とじて割当られ
たメモリ領域にしかアクセスしないことに着目し、各入
出力制御ルーチンの該入出力制御ルーチンに属する作業
領域以外の不正なメモリアドレスへのアクセスを即時に
検出出来る入出力制御装置を提供することを目的として
いる。
分に属する作業領域以外にアクセスして、そのアドレス
からの読出し又は書込みを行なった場合、従来の入出力
制ｔｉｐ装置においてはこのような誤ったアドレスへの
アクセスの検出手段を右しないので、誤ったアクセスに
よりする入出力制御ルーチンが他の入出力制御ルーチン
に属り゛る作業領域を書き換えてしまう。また、マイク
ロプログラムが格納されるコントロールメモリがＲＡ
ＩＶＩで構成されている場合はマイクロプログラムその
ｂのを壊したりすると、ある入出力制御ルーチンにて異
常が発生してもその入出力制御ルーチンに原因があると
は限らないので、最悲の場合は全ての入出力制御ルーチ
ンを疑わなければならず、更にハードウェアの故障等に
よる誤動作もありえるため、異常原因の追及が極めて困
難であるという欠点があった・ 発明の目的 本発明は、プログラムミスのない入出力制（λ１１ルー
チンが該入出力制御ルーチンの作業領域とじて割当られ
たメモリ領域にしかアクセスしないことに着目し、各入
出力制御ルーチンの該入出力制御ルーチンに属する作業
領域以外の不正なメモリアドレスへのアクセスを即時に
検出出来る入出力制御装置を提供することを目的として
いる。
及旦１ＪすＬ
本発明による入出力制御装置は、記憶領域の少なくとも
一部をプログラムの作業領域として使用し、プログラム
の入出力制御ルーチンあっては前記記憶領域の特定領域
のみを作業領域としてアクセスをなすようにして複数の
入出力装置の時分割的同時使用が可能なマイクロブログ
ラム制御の入出力制御装置であって、複数の入出力装置
の１つの処理要求の割込に応答して、この入出力装置に
対応して割当られた特定領域内の作業領域の上限及び下
限アドレスを夫々格納する格納手段と、プロセッサから
の作業領域に対する命令フェッチ以外のアクセス時にお
けるアドレスが格納手段の上限及び下限アドレスに対し
て夫々大及び小なることを検出するアドレス異常検出手
段とを含む構成である。
一部をプログラムの作業領域として使用し、プログラム
の入出力制御ルーチンあっては前記記憶領域の特定領域
のみを作業領域としてアクセスをなすようにして複数の
入出力装置の時分割的同時使用が可能なマイクロブログ
ラム制御の入出力制御装置であって、複数の入出力装置
の１つの処理要求の割込に応答して、この入出力装置に
対応して割当られた特定領域内の作業領域の上限及び下
限アドレスを夫々格納する格納手段と、プロセッサから
の作業領域に対する命令フェッチ以外のアクセス時にお
けるアドレスが格納手段の上限及び下限アドレスに対し
て夫々大及び小なることを検出するアドレス異常検出手
段とを含む構成である。
好ましくは、この検出手段としては、アドレス異常が検
出されたときにプロセッサへ異常割込を発生するように
構成されるのが良い。
出されたときにプロセッサへ異常割込を発生するように
構成されるのが良い。
実 施 例
以下に図面を用いて本発明の詳細な説明−りる。
図において、入出力制御装置１内のマイクロプロセッサ
１０の双方向性のデータパスコ０１と単方向性のアドレ
スバス１０２にはＲＯＭＩ １、ＲＡＭ１２、上位装置
インターフェース回路２０、入出力アダプタインターフ
ェース回路２１、割込制御回路２２、アッダアドレス検
出回路３０．Ｚ−バアドレス検出回路３１及び異常アド
レス割込発生回路３２が接続されており、マイクロブｏ
ｔフサ１０は上位装置とは上位装置インターフェース
回路２０を介して、また複数の入出力アダプタとは入出
力アダプタインターフェース回路２１を介して接続され
ている。上位装置インターフェース回路２ｏが出力する
上位装置処理要求信号２００１人出力アダプタインター
フェース回路２１が出力する入出力アダプタ処理要求信
号２１０及び異常アドレス割込発生回路３２が出力する
異常アドレス割込要求信号３２０は割込制御回路２２に
接続され、割込１１１１１２１１回路２２の出力である
マイクロプロセッサ割込信号２２０はマイクロプロセッ
サ割込信号２２０はマイクロプロセッサ１０ニ接続され
ている。アッダアドレス検出回路３ｏ及びオーバアドレ
ス検出回路３１の出ツノであるアッダアドレス検出Ｑ
号３００及びオーバアドレス検出信号３１０は異常アド
レス割込発生回路３２に接続される。
１０の双方向性のデータパスコ０１と単方向性のアドレ
スバス１０２にはＲＯＭＩ １、ＲＡＭ１２、上位装置
インターフェース回路２０、入出力アダプタインターフ
ェース回路２１、割込制御回路２２、アッダアドレス検
出回路３０．Ｚ−バアドレス検出回路３１及び異常アド
レス割込発生回路３２が接続されており、マイクロブｏ
ｔフサ１０は上位装置とは上位装置インターフェース
回路２０を介して、また複数の入出力アダプタとは入出
力アダプタインターフェース回路２１を介して接続され
ている。上位装置インターフェース回路２ｏが出力する
上位装置処理要求信号２００１人出力アダプタインター
フェース回路２１が出力する入出力アダプタ処理要求信
号２１０及び異常アドレス割込発生回路３２が出力する
異常アドレス割込要求信号３２０は割込制御回路２２に
接続され、割込１１１１１２１１回路２２の出力である
マイクロプロセッサ割込信号２２０はマイクロプロセッ
サ割込信号２２０はマイクロプロセッサ１０ニ接続され
ている。アッダアドレス検出回路３ｏ及びオーバアドレ
ス検出回路３１の出ツノであるアッダアドレス検出Ｑ
号３００及びオーバアドレス検出信号３１０は異常アド
レス割込発生回路３２に接続される。
本実施例においては、マイクロプログラムの基本処理ル
ーチンはＲＯＭ１１とＲＡＭ１２の両方に分割されて格
納されており、入出力制御ルーチンはＲ’ＡＭ１２に格
納されているものとする。従ってＲＡＭ１２には基本処
理ルーチンの一部と、複数の入出力制御２１Ｉルーチン
及びこれらの作業領域が混在している。
ーチンはＲＯＭ１１とＲＡＭ１２の両方に分割されて格
納されており、入出力制御ルーチンはＲ’ＡＭ１２に格
納されているものとする。従ってＲＡＭ１２には基本処
理ルーチンの一部と、複数の入出力制御２１Ｉルーチン
及びこれらの作業領域が混在している。
マイクロプロセッサ１０はアドレスバス１０２によりＲ
ＯＭＩＩ又はＲＡＭ１２に命令フェッチのためのメモリ
リードを行ない、データパスコ０１に読出した命令語を
実行する。マイクロプロセッサ１０がＲＯＭＩＩ又はＲ
ＡＭ１２から命令フェッチにより演算データに対するメ
モリアクセスを必要とする命令語を読出した時は、マイ
クロプロセッサはＲＯＭ１１又はＲＡＭ１２に対し演算
データの読出し又は書込みを行なう。マイクロプロセッ
サ１０がＲＯＭ１１又はＲＡＭ１２にアクセスする時、
そのアクセスがメモリリードて・あるかメモリライトで
あるが、更にはメモリリードの時にそれが命令フェッチ
であるが演算データの読出しであるかの制御信号はアド
レスバス１０２に含まれている。
ＯＭＩＩ又はＲＡＭ１２に命令フェッチのためのメモリ
リードを行ない、データパスコ０１に読出した命令語を
実行する。マイクロプロセッサ１０がＲＯＭＩＩ又はＲ
ＡＭ１２から命令フェッチにより演算データに対するメ
モリアクセスを必要とする命令語を読出した時は、マイ
クロプロセッサはＲＯＭ１１又はＲＡＭ１２に対し演算
データの読出し又は書込みを行なう。マイクロプロセッ
サ１０がＲＯＭ１１又はＲＡＭ１２にアクセスする時、
そのアクセスがメモリリードて・あるかメモリライトで
あるが、更にはメモリリードの時にそれが命令フェッチ
であるが演算データの読出しであるかの制御信号はアド
レスバス１０２に含まれている。
マイクロプロセッサ１ｏは通常ＲＯＭ１１又はＲＡＭ１
２に格納されている基本処理ルーチンを実行し、何らか
の処理要求割込みが入るのを打つでいる。この状態で上
位装置あるいはいずれかの（Ｉ 入出力アダプタからの処理要求があると、割込制
□御回路２２に伝えられ、該割込制御回路はマイクロ
プロセッサ割込要求信号２２０によりマイクロプロセッ
サにυｊ込みを発生する。マイクロプロセッサ１０は割
込みがあると、基本処理ルーチン中の割込要因に従った
割込処理ルーチンにて上位装置インターフェース回路２
０又は入出力アダプタインターフェース回路２１がら詳
細な処理要求情報を引取り、処理が要求されている入出
力制御ルーチンにあらかじめ定められているプログラム
インターフェースに従ってプログラム分岐する。入出力
制御ルーチンでは入出力アダプタインターフェース回路
２１を介して、自分に割当てられている作業領域を使用
して自分に属する入出力アダプタの制御を行なった後定
められているプログラムインターフェースに従って基本
処理ルーチンにプログラム分岐する。
２に格納されている基本処理ルーチンを実行し、何らか
の処理要求割込みが入るのを打つでいる。この状態で上
位装置あるいはいずれかの（Ｉ 入出力アダプタからの処理要求があると、割込制
□御回路２２に伝えられ、該割込制御回路はマイクロ
プロセッサ割込要求信号２２０によりマイクロプロセッ
サにυｊ込みを発生する。マイクロプロセッサ１０は割
込みがあると、基本処理ルーチン中の割込要因に従った
割込処理ルーチンにて上位装置インターフェース回路２
０又は入出力アダプタインターフェース回路２１がら詳
細な処理要求情報を引取り、処理が要求されている入出
力制御ルーチンにあらかじめ定められているプログラム
インターフェースに従ってプログラム分岐する。入出力
制御ルーチンでは入出力アダプタインターフェース回路
２１を介して、自分に割当てられている作業領域を使用
して自分に属する入出力アダプタの制御を行なった後定
められているプログラムインターフェースに従って基本
処理ルーチンにプログラム分岐する。
基本処理ルーチンでは、割込制御回路２２を制御して再
び上記装；１！処理要求信号２００及び入出力アダプタ
処理要求信号２１０による３Ｍ込発生が可能なようにづ
る。このようにして入出力制御１１装置１は上位装置及
び各入出力アダプタからの処理要求をυ１込ａｉｌＪυ
１１回路２２で優先順位づけを行ない、優先順位に従っ
て適当な入出力制御ルーチンを実行することにより、複
数の入出力アダプタを時分割的に同時動作させる。
び上記装；１！処理要求信号２００及び入出力アダプタ
処理要求信号２１０による３Ｍ込発生が可能なようにづ
る。このようにして入出力制御１１装置１は上位装置及
び各入出力アダプタからの処理要求をυ１込ａｉｌＪυ
１１回路２２で優先順位づけを行ない、優先順位に従っ
て適当な入出力制御ルーチンを実行することにより、複
数の入出力アダプタを時分割的に同時動作させる。
図に示す本発明による入出力制御装置においては以上の
よう 制御ＩＣ加えて、基本処理ルーチンが上位装置処
理要求信号２００又は入出力アダプタ処理要求信号２１
０による割込みをうりで、適当な入出力制御ルーチンに
プログラム分岐する前に、入出力制御ルーチンに属する
作業領域の開始アドレス及び終了アドレス又は作業領域
の大きざを知ることができるようにあらかじめプログラ
ム゛検出回路３０に、また終了アドレスをオーバアドレ
ス検出回路３１にセットし、異常アドレス割込発生回路
３２を割込発生可能状態に設定づる。アッダアドレス検
出回路３０及びオーバアドレス検出回路３１は各々設定
されている値とアドレスバス１０２上のアドレスをマイ
クロプログラム１０がＲＯＭ１１又はＲＡＭ１２に命令
フェッチ１メ外でアクセスした時に比較し、各々アドレ
スバス１０２のアドレスが設定値より小さい場合及び大
きい場合にアングアドレス検出回路３００又はオーバア
ドレス検出信＋１３１０を発生し異常アドレス割込発生
回路３２に伝える。この時該異常アドレス割込発生回路
３２はマイクロプロセッサ１０により割込発生を許可さ
れていれば異常アドレス割込要求信号３２０により割込
制御回路２２を介してマイクロプロセッサ１ｏに割込み
を発生する。
よう 制御ＩＣ加えて、基本処理ルーチンが上位装置処
理要求信号２００又は入出力アダプタ処理要求信号２１
０による割込みをうりで、適当な入出力制御ルーチンに
プログラム分岐する前に、入出力制御ルーチンに属する
作業領域の開始アドレス及び終了アドレス又は作業領域
の大きざを知ることができるようにあらかじめプログラ
ム゛検出回路３０に、また終了アドレスをオーバアドレ
ス検出回路３１にセットし、異常アドレス割込発生回路
３２を割込発生可能状態に設定づる。アッダアドレス検
出回路３０及びオーバアドレス検出回路３１は各々設定
されている値とアドレスバス１０２上のアドレスをマイ
クロプログラム１０がＲＯＭ１１又はＲＡＭ１２に命令
フェッチ１メ外でアクセスした時に比較し、各々アドレ
スバス１０２のアドレスが設定値より小さい場合及び大
きい場合にアングアドレス検出回路３００又はオーバア
ドレス検出信＋１３１０を発生し異常アドレス割込発生
回路３２に伝える。この時該異常アドレス割込発生回路
３２はマイクロプロセッサ１０により割込発生を許可さ
れていれば異常アドレス割込要求信号３２０により割込
制御回路２２を介してマイクロプロセッサ１ｏに割込み
を発生する。
該割込要求はマイクロプロセッサ１０が上位装置処理要
求信号２００又は入出力アダプタ処理要求信号２１０に
よる割込処理を行っている間においてもマイクロプロセ
ッサ１０に割込めるように割込制御回路２２により高い
優先順位が割当てられている。
求信号２００又は入出力アダプタ処理要求信号２１０に
よる割込処理を行っている間においてもマイクロプロセ
ッサ１０に割込めるように割込制御回路２２により高い
優先順位が割当てられている。
基本処理ルーチン中の異常アドレス割込処理ルーチンで
は、上位装置に異常発生を通知する等の適当な障害処理
を行なう。なお入出力制御ルーチンから基本処理ルーチ
ンに正常に戻ってきた時、基本処理ルーチンでは自分自
身の処理により誤りて異常アドレス割込みが発生しない
よう異常アドレス割込発生回路３２を割込発生禁止状態
に設定する。
は、上位装置に異常発生を通知する等の適当な障害処理
を行なう。なお入出力制御ルーチンから基本処理ルーチ
ンに正常に戻ってきた時、基本処理ルーチンでは自分自
身の処理により誤りて異常アドレス割込みが発生しない
よう異常アドレス割込発生回路３２を割込発生禁止状態
に設定する。
異常アドレスが検出されたときに、マイクロプロセッサ
へ異常アドレス割込みを発生ずるようにしているが、要
は異常アドレスを検出して何等かの方法でシステムへこ
の異常を告知するように１−れば良い。
へ異常アドレス割込みを発生ずるようにしているが、要
は異常アドレスを検出して何等かの方法でシステムへこ
の異常を告知するように１−れば良い。
発明の効果
叙上の如く、本発明によれば、入出力制御ルーチンでの
不正なメモリへのアクセスを容易に、確実にかつ瞬時に
検出できるという効果がある。
不正なメモリへのアクセスを容易に、確実にかつ瞬時に
検出できるという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・入出力制御装置
１０・・・・・・マイクロプロセッサ
１１・・・・・・ＲＯＭ １２・・・・・・Ｒ
ＡＭ２２・・・・・・割込制御回路
ＡＭ２２・・・・・・割込制御回路
Claims (2)
- （１）メモリにおける記憶領域の少くとも一部をプログ
ラムの作業領域として使用し、前記プログラムの入出力
制御ルーチンにあつては前記記憶領域の特定領域のみを
作業領域としてアクセスをなすようにして複数の入出力
装置の同時使用を可能としたマイクロプログラム制御の
入出力制御装置であつて、前記複数の入出力装置の１つ
の処理要求の割込に応答して、この入出力装置に応答し
て割当てられた前記特定領域内の作業領域の上限及び下
限アドレスをそ夫々格納する格納手段と、プロセッサか
らの前記作業領域に対する命令フェッチ以外のアクセス
時におけるアドレスが前記格納手段の上限及び下限アド
レスに対して夫々大及び小なることを検出するアドレス
異常検出手段とを含むことを特徴とする入出力制御装置
。 - （２）前記アドレス異常検出手段は、アドレス以上検出
時にプロセッサーの割込要求信号を発生するよう構成さ
れていることを特徴とする特許請求の範囲第１項の入出
力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184325A JPS6162142A (ja) | 1984-09-03 | 1984-09-03 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184325A JPS6162142A (ja) | 1984-09-03 | 1984-09-03 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162142A true JPS6162142A (ja) | 1986-03-31 |
Family
ID=16151349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184325A Pending JPS6162142A (ja) | 1984-09-03 | 1984-09-03 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241654A (ja) * | 1988-03-23 | 1989-09-26 | Fanuc Ltd | バス制御方式 |
| JP2001247269A (ja) * | 2000-03-08 | 2001-09-11 | Toshiba Corp | 昇降機制御伝送システム |
-
1984
- 1984-09-03 JP JP59184325A patent/JPS6162142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241654A (ja) * | 1988-03-23 | 1989-09-26 | Fanuc Ltd | バス制御方式 |
| JP2001247269A (ja) * | 2000-03-08 | 2001-09-11 | Toshiba Corp | 昇降機制御伝送システム |
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