JPS6167271A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6167271A JPS6167271A JP59188101A JP18810184A JPS6167271A JP S6167271 A JPS6167271 A JP S6167271A JP 59188101 A JP59188101 A JP 59188101A JP 18810184 A JP18810184 A JP 18810184A JP S6167271 A JPS6167271 A JP S6167271A
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- layers
- diffusion layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は半導体装置の製造方法に関し、詳しくは、ｐ
ｎ接合ゲート電界効果トランジスタの製造方法に関する
。
ｎ接合ゲート電界効果トランジスタの製造方法に関する
。
（従来の技術）
従来のｐｎ接合ゲート電界効果トランジスタ（以下Ｊ−
ＦＥＴと略す）の製造方法を第３図を参照して説明する
。
ＦＥＴと略す）の製造方法を第３図を参照して説明する
。
まず、第１の導電性を有する半導体基板１上に拡散工程
のマスクとなる絶縁物層２を形成した後、この絶縁物層
２にホトリングラフィにより第１の拡散窓３を形成する
（第３図（ａ））。
のマスクとなる絶縁物層２を形成した後、この絶縁物層
２にホトリングラフィにより第１の拡散窓３を形成する
（第３図（ａ））。
次に、第１の拡散窓３から不純物を半導体基板１に拡散
させることにより、ソース、・ドレインおよびチャンネ
ル層を形成する第２の導電性の第１の拡散層４を前記第
１の拡散窓３に対応して半導体基板１に形成する。次い
で、第１の拡散層４の表面に絶縁物層５を形成する。（
第３図（ｂ））続いて、絶縁物層５にホトリソグラフィ
により第２の拡散窓６を形成する（第３図（Ｃ））。
させることにより、ソース、・ドレインおよびチャンネ
ル層を形成する第２の導電性の第１の拡散層４を前記第
１の拡散窓３に対応して半導体基板１に形成する。次い
で、第１の拡散層４の表面に絶縁物層５を形成する。（
第３図（ｂ））続いて、絶縁物層５にホトリソグラフィ
により第２の拡散窓６を形成する（第３図（Ｃ））。
しかる後、第２の拡散窓６から不純物を第１の拡散層４
に拡散させることにより、第１の拡散層４中、チャンネ
ル層となる部分に、第１の導電性の第２の拡散７ｉ）７
ｔ−形成する１、次いで、第２の拡散層７の表面に絶縁
物層８を形成する（第３図（ｄ））。
に拡散させることにより、第１の拡散層４中、チャンネ
ル層となる部分に、第１の導電性の第２の拡散７ｉ）７
ｔ−形成する１、次いで、第２の拡散層７の表面に絶縁
物層８を形成する（第３図（ｄ））。
その後は、第１の拡散層４の両端部上と第２の拡散層７
上の絶縁物層５，８にホトリングラフィによりコンタク
ト窓９ｔ−開け、そこに電極１０を形成する（抛３図（
ｅ））。
上の絶縁物層５，８にホトリングラフィによりコンタク
ト窓９ｔ−開け、そこに電極１０を形成する（抛３図（
ｅ））。
以上のようにして製造されたＪ ＠ＦＥＴを第４図に示
す。このＪ＠ＦＥＴにおいては、第１の拡散層４の一端
をドレイン、他端をソース、第２の拡散！＠７ｔ−ゲー
トとし、ドレインに、半導体基板１およびケートに対し
て逆バイアスとなるＶＤ（ドレイン電圧）を加え、ゲー
トに１第１の拡散層４に対して逆バイアスとなるＶｃ（
ゲート電圧）ｔ−加える。すると、ＶＤおよびｖｃ Ｋ
よシ第１の拡散層４に同図に示すように空乏層１１が延
び、自由電荷のある領域が狭められる。このように、第
４図のＪ・ＦＥＴは、ゲート電圧およびドレイン電圧に
より自由電荷のある領域を制御し、ドレイン電流を制御
することにより、トランジスタ動作を行う。
す。このＪ＠ＦＥＴにおいては、第１の拡散層４の一端
をドレイン、他端をソース、第２の拡散！＠７ｔ−ゲー
トとし、ドレインに、半導体基板１およびケートに対し
て逆バイアスとなるＶＤ（ドレイン電圧）を加え、ゲー
トに１第１の拡散層４に対して逆バイアスとなるＶｃ（
ゲート電圧）ｔ−加える。すると、ＶＤおよびｖｃ Ｋ
よシ第１の拡散層４に同図に示すように空乏層１１が延
び、自由電荷のある領域が狭められる。このように、第
４図のＪ・ＦＥＴは、ゲート電圧およびドレイン電圧に
より自由電荷のある領域を制御し、ドレイン電流を制御
することにより、トランジスタ動作を行う。
このようなＪ ＠ＦＥＴにおいては、拡散層４゜７の大
きさを変えることにより、特性（チャンネルコンダクタ
ンス〕を変化させることができる。
きさを変えることにより、特性（チャンネルコンダクタ
ンス〕を変化させることができる。
しかるに、拡散層４．７の大きさｔ−変える方法では、
特性の異なる複数のＪ−ＦＥＴｆ：共通の基板上に形成
する場合に、ホトリソマスクの設計が複雑になる。
特性の異なる複数のＪ−ＦＥＴｆ：共通の基板上に形成
する場合に、ホトリソマスクの設計が複雑になる。
ホトリソマスク設計の複雑化を避けるため、第２の拡散
層７の深さを変えて特性を変えることも考えられる。そ
の場合は、拡散工程をくり返して深さの異なる複数の第
２の拡散層を形成することにより、共通基板上に特性の
異なる複数のＪ−ＦＥＴｔ−作る。
層７の深さを変えて特性を変えることも考えられる。そ
の場合は、拡散工程をくり返して深さの異なる複数の第
２の拡散層を形成することにより、共通基板上に特性の
異なる複数のＪ−ＦＥＴｔ−作る。
（発明が解決しようとする問題点）
しかるに、拡散工程はバラツキが大きいため、拡散工程
をくり返す方法では、製造され７’Ｃ％性の異なる複数
のＪ ＠ＦＥＴの精度に大きなバラツキができてしまう
。
をくり返す方法では、製造され７’Ｃ％性の異なる複数
のＪ ＠ＦＥＴの精度に大きなバラツキができてしまう
。
そこで、この発明では、第２の拡散層の深さにより特性
が異なる２１１１類のＪ＠ＦＥＴｔ−同時に作ることか
できる半導体装置の製造方法を提供する。
が異なる２１１１類のＪ＠ＦＥＴｔ−同時に作ることか
できる半導体装置の製造方法を提供する。
（問題Ａｔ−解決するための手段）
この発明の方法では、半導体基部に形成さ昨た複数の第
１の拡散層中にリン拡散で第２の拡散層を形成し、その
拡散層上に絶縁物層を形成し、その後、一部の第２の拡
散層上の前記絶縁物、１ｔｉＩｋ除去した状態で酸化性
雰囲気で熱処理して第２の拡散／ｆ＋’ｔドライブイン
する。
１の拡散層中にリン拡散で第２の拡散層を形成し、その
拡散層上に絶縁物層を形成し、その後、一部の第２の拡
散層上の前記絶縁物、１ｔｉＩｋ除去した状態で酸化性
雰囲気で熱処理して第２の拡散／ｆ＋’ｔドライブイン
する。
（作用）
すると、表面に絶縁物ＩｖＩｔｗするリン拡散による第
２の拡散層は、前記絶縁物ｌの形成時にその絶縁物層中
にとり込まれたリンの再拡散によ）、表面から絶縁物層
が除去された同じくリン拡散の第２の拡散層より深くド
ライブインされる。すな″わち、深さの異なる２穂類の
第２の拡散層が形成される。
２の拡散層は、前記絶縁物ｌの形成時にその絶縁物層中
にとり込まれたリンの再拡散によ）、表面から絶縁物層
が除去された同じくリン拡散の第２の拡散層より深くド
ライブインされる。すな″わち、深さの異なる２穂類の
第２の拡散層が形成される。
（実施例）
この発明の一実施例を第１図を参照して説明する。
第１図（ａ）において、２１は第１の導電性を有する半
導体基板、例えば比抵抗が２〜３Ω＠備のｎ型シリコン
基板であり、まず、この半導体基板２１上に絶縁物層と
して酸化膜層２２ｔ−形成した後、ホトリソグラフィに
よ）第１の拡散窓２３１，２３２を前記酸化膜層２２に
形成する。
導体基板、例えば比抵抗が２〜３Ω＠備のｎ型シリコン
基板であり、まず、この半導体基板２１上に絶縁物層と
して酸化膜層２２ｔ−形成した後、ホトリソグラフィに
よ）第１の拡散窓２３１，２３２を前記酸化膜層２２に
形成する。
次に、第１の拡散窓２３１，２３２から不純物を半導体
基板２１に拡散させることによυ、ソース・ドレインお
よびチャンネルｍｔ−形成する第２の導電性の第１の拡
散層２４１＋２４２ｓ例えば深さ２μｍ。
基板２１に拡散させることによυ、ソース・ドレインお
よびチャンネルｍｔ−形成する第２の導電性の第１の拡
散層２４１＋２４２ｓ例えば深さ２μｍ。
シート抵抗２００Ω／口 程度のｐ型Ｎｔ−第１の拡散
窓２３１，２３１の各々に対応して半導体基板２１に形
成する。その後、第１の拡散１ｉｔ２４１．２４□の表
面に絶縁物層として酸化膜／１ｔ２５１，２５２を形成
する。この酸化膜層２５１，２５２は、前記第１の拡散
層２４１，２４．の拡散形成と同時に形成してもよい（
第１図（ｂ））。
窓２３１，２３１の各々に対応して半導体基板２１に形
成する。その後、第１の拡散１ｉｔ２４１．２４□の表
面に絶縁物層として酸化膜／１ｔ２５１，２５２を形成
する。この酸化膜層２５１，２５２は、前記第１の拡散
層２４１，２４．の拡散形成と同時に形成してもよい（
第１図（ｂ））。
次いで、酸化膜層２５１，２５２にホトリングラフィに
より第２の拡散窓２６１，２６２を形成する（第１図（
Ｃ））。
より第２の拡散窓２６１，２６２を形成する（第１図（
Ｃ））。
しかる後、第２の拡散窓２６１，２６２からリンを第１
の拡散Ｎ！２４１．２４ｚに拡散させること罠より、第
１の拡散層２４ｘ、２４ｘ中、チャンネル層となる部分
に、第１の導電性の第２の拡散層２７１．２７．、例え
ば深さ帆７μｍ、シート低シートΩ／口程度のｎ型層を
形成する。次いで、第２の拡散Ｎｌ ２７ｔ ＋２７２
の表面に絶縁物層として酸化膜層２８ｔ ＋ ２８ｚを
形成する。この酸化膜Ｎ ２８ｔ 、 ２８２は、前記
第２の拡散Ｒ２７ｔ ＋ ２７ｍの拡散形成と同時く形
成してもよい。（第１図（ｄ）） その後、第２の拡散層２７１．２７ｍのうち、第２の拡
散／１ｆ２７ｚ上の酸化１［Ａ１２８ｉｔ−ホトリソグ
ラフィにより除去する（第１図（ｅ））。
の拡散Ｎ！２４１．２４ｚに拡散させること罠より、第
１の拡散層２４ｘ、２４ｘ中、チャンネル層となる部分
に、第１の導電性の第２の拡散層２７１．２７．、例え
ば深さ帆７μｍ、シート低シートΩ／口程度のｎ型層を
形成する。次いで、第２の拡散Ｎｌ ２７ｔ ＋２７２
の表面に絶縁物層として酸化膜層２８ｔ ＋ ２８ｚを
形成する。この酸化膜Ｎ ２８ｔ 、 ２８２は、前記
第２の拡散Ｒ２７ｔ ＋ ２７ｍの拡散形成と同時く形
成してもよい。（第１図（ｄ）） その後、第２の拡散層２７１．２７ｍのうち、第２の拡
散／１ｆ２７ｚ上の酸化１［Ａ１２８ｉｔ−ホトリソグ
ラフィにより除去する（第１図（ｅ））。
そして、その状態で、次に、例えば１０００℃。
ドライ０２雰囲気（酸化性雰囲気）で５０分程度、熱処
理を行って、第２の拡散層２７ｔ、２７ｉをドライブイ
ンする。すると、表面に酸化膜層２８凰を有するリン拡
散による第２の拡散層２７１は、前記酸化膜層２ ｇ
ｌの形成時にその酸化膜層２８１中にとシ込まれたリン
の再拡散により、表面から酸化膜層が除去された第２の
拡散層２７２よシ深くドライブインされる。その結果、
例えば第２の拡散Ｎ２’ｈは深さ１．５μｍ程度となり
、第２の拡散層２７２は深さ１．０μ属程度となる。ま
た、この時、第２の拡散層２７２上、に絶縁物層として
酸化膜Ｉ＃Ｉ２９が形成される。（第１図（ｆ）〕 しかる後は、第１の拡散層２４ ｔ ＋ ２４２の両端
部上と第２の拡散層２７ｓ、２７ｚ上の酸化膜／１１２
５１゜２５ｚ ＋ ２８１ ＋ ２９ Ｋコンタクト窓
３０ｔ−開け、そこに電極３１を形成する（第１図卵）
。
理を行って、第２の拡散層２７ｔ、２７ｉをドライブイ
ンする。すると、表面に酸化膜層２８凰を有するリン拡
散による第２の拡散層２７１は、前記酸化膜層２ ｇ
ｌの形成時にその酸化膜層２８１中にとシ込まれたリン
の再拡散により、表面から酸化膜層が除去された第２の
拡散層２７２よシ深くドライブインされる。その結果、
例えば第２の拡散Ｎ２’ｈは深さ１．５μｍ程度となり
、第２の拡散層２７２は深さ１．０μ属程度となる。ま
た、この時、第２の拡散層２７２上、に絶縁物層として
酸化膜Ｉ＃Ｉ２９が形成される。（第１図（ｆ）〕 しかる後は、第１の拡散層２４ ｔ ＋ ２４２の両端
部上と第２の拡散層２７ｓ、２７ｚ上の酸化膜／１１２
５１゜２５ｚ ＋ ２８１ ＋ ２９ Ｋコンタクト窓
３０ｔ−開け、そこに電極３１を形成する（第１図卵）
。
このようにして製造された装置を第２図に示す。
この装置においては、第１の拡散層２４にと第２の拡散
層２７１により第１のＪ−ＦＥＴ３２１が構成されると
ともに、第１の拡散層２４２と第２の拡散層２７！によ
り第２のＪ−ＦＥＴ３２雪が構成されるが、第２の拡散
／ｊｉ ２７１．２’ｈの深さが異なるので、第１のＪ
−ＦＥＴ３２１のチャンネル厚みｄｌと第２のＪΦＦＥ
Ｔ３２ｍのチャンネル厚みｄ２は異なっている。一般に
知られるように、空乏層Ｏの時のチャンネルコンダクタ
ンスＧは、チャンネル暢を２゜チャンネル長をり、チャ
ンネル厚みｔ−ｄ、チャンネル内のキャリア移動度をμ
、チャンネル内不純物濃度をＮとすると、 し で示される。この式から、例えＺおよびＬが同一であっ
ても、ｄが異なることにより、第１のＪ・ＦＥＴ３：ｈ
と第２のＪ＠ＦＥＴ３２ｓはチャンネルコンダクタンス
（特性）が異なることが分る。
層２７１により第１のＪ−ＦＥＴ３２１が構成されると
ともに、第１の拡散層２４２と第２の拡散層２７！によ
り第２のＪ−ＦＥＴ３２雪が構成されるが、第２の拡散
／ｊｉ ２７１．２’ｈの深さが異なるので、第１のＪ
−ＦＥＴ３２１のチャンネル厚みｄｌと第２のＪΦＦＥ
Ｔ３２ｍのチャンネル厚みｄ２は異なっている。一般に
知られるように、空乏層Ｏの時のチャンネルコンダクタ
ンスＧは、チャンネル暢を２゜チャンネル長をり、チャ
ンネル厚みｔ−ｄ、チャンネル内のキャリア移動度をμ
、チャンネル内不純物濃度をＮとすると、 し で示される。この式から、例えＺおよびＬが同一であっ
ても、ｄが異なることにより、第１のＪ・ＦＥＴ３：ｈ
と第２のＪ＠ＦＥＴ３２ｓはチャンネルコンダクタンス
（特性）が異なることが分る。
そして、上記一実施例によれば、このように特性の異な
るＪ−ＦＥＴ３２ｔ 、３２ａｔ”、第１図（ｄｌの１
＠のリン拡散と第１図（ｆ）の１回のドライブインで同
時に形成することができる。したがって、特性の異なる
Ｊ １１ＦＥＴ３２１．３２ｚの精度のバラツキが少な
くなる。
るＪ−ＦＥＴ３２ｔ 、３２ａｔ”、第１図（ｄｌの１
＠のリン拡散と第１図（ｆ）の１回のドライブインで同
時に形成することができる。したがって、特性の異なる
Ｊ １１ＦＥＴ３２１．３２ｚの精度のバラツキが少な
くなる。
なお、上記一実施例では、Ｊ−ＦＥＴを作る半４０−基
部として半導体基板を用いたが、半導体基板上に形成さ
れたエピタキシャル層（例えば比抵抗２〜３Ω・備のｎ
型シリコン層）を半導体基部としてもよい。
部として半導体基板を用いたが、半導体基板上に形成さ
れたエピタキシャル層（例えば比抵抗２〜３Ω・備のｎ
型シリコン層）を半導体基部としてもよい。
（発明の効果）
以上詳述し友ように、この発明の方法は、半導体基部に
形成された複数の第１の拡散層中にリン拡散でに２の拡
散層を形成し、その拡散層上に絶縁物層を形成し、その
後、一部の第２の拡散層上の前記絶縁物層を除去した状
態で酸化性雰囲気で熱処理して第２の拡散層をドライブ
インするようにしたので、第２の拡散層の深さにより特
性が異なる２種類のＪ −ＦＥＴを同時に作ることがで
き、精度のバラツキを少なくし得る。
形成された複数の第１の拡散層中にリン拡散でに２の拡
散層を形成し、その拡散層上に絶縁物層を形成し、その
後、一部の第２の拡散層上の前記絶縁物層を除去した状
態で酸化性雰囲気で熱処理して第２の拡散層をドライブ
インするようにしたので、第２の拡散層の深さにより特
性が異なる２種類のＪ −ＦＥＴを同時に作ることがで
き、精度のバラツキを少なくし得る。
第１図はこの発明の半導体装置の製造方伝の一実施例を
示す断面図、第２図は上記一実施例で製造された装置を
示す断面図、第３図は従来のＪ・ＦＥＴの製造方法を示
す断面図、第４図は従来の方法で製造されたＪ −ＦＥ
Ｔｆ：示す断面図である。 ２１・・・半導体基板、２４１，２４．・・・第１の拡
散層、２７１．２７２・・・第２の拡散層、２８１，２
８２・・・酸化膜層。
示す断面図、第２図は上記一実施例で製造された装置を
示す断面図、第３図は従来のＪ・ＦＥＴの製造方法を示
す断面図、第４図は従来の方法で製造されたＪ −ＦＥ
Ｔｆ：示す断面図である。 ２１・・・半導体基板、２４１，２４．・・・第１の拡
散層、２７１．２７２・・・第２の拡散層、２８１，２
８２・・・酸化膜層。
Claims (1)
- 第１の導電性を有する半導体基部に、ソース・ドレイ
ンおよびチヤンネル層を形成する第２の導電性の複数の
第１の拡散層を形成する工程と、この工程で形成された
各第１の拡散層中、チャンネル層となる部分に、リン拡
散により第１の導電性の第２の拡散層を形成し、この拡
散層上に絶縁物層を形成する工程と、次いで、複数の第
２の拡散層上の絶縁物層のうち、一部の第２の拡散層上
の絶縁物層を除去する工程と、その後に酸化性雰囲気で
熱処理することにより、複数の第２の拡散層を２種類の
異なる深さにドライブインする工程とを具備してなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188101A JPS6167271A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188101A JPS6167271A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167271A true JPS6167271A (ja) | 1986-04-07 |
Family
ID=16217715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188101A Pending JPS6167271A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332057A (ja) * | 1989-06-29 | 1991-02-12 | Sharp Corp | 化合物半導体増幅装置 |
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
| EP1397838A4 (en) * | 2001-03-02 | 2008-05-07 | Univ Mississippi | INTEGRATED JFET CIRCUIT STOPOLOGY WITH COMPLEMENTARY ACCUMULATION MODE USING SEMI-LOADED LARGE BAND GAP (2EV) |
-
1984
- 1984-09-10 JP JP59188101A patent/JPS6167271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
| JPH0332057A (ja) * | 1989-06-29 | 1991-02-12 | Sharp Corp | 化合物半導体増幅装置 |
| EP1397838A4 (en) * | 2001-03-02 | 2008-05-07 | Univ Mississippi | INTEGRATED JFET CIRCUIT STOPOLOGY WITH COMPLEMENTARY ACCUMULATION MODE USING SEMI-LOADED LARGE BAND GAP (2EV) |
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