JPH0332057A - 化合物半導体増幅装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は化合物半導体増幅装置に関し、特に。

チャネル層及びソース・ドレインへのイオン注入条件を
同一基板内に於いて変化させることによって形成した低
雑音ＦＥＴ及び高利得ＦＥＴを備えた化合物半導体増幅
装置に関する。

（従来の技術） 近年、ＧａＡｓＦＥＴ（Ｆｉｅｌｄ　　Ｅ「ｆｅｃｔ　
　Ｔｒａｎｓｉｓｔｏｒ）を用いた低雑音増幅器として
、単体ＦＥＴと整合回路及びバイアス回路を一体化して
ＧａＡｓ基板上に構成したモノリシック増幅器が注目さ
れている。特に、各家庭で衛星放送を直接受信するため
に必要な素子として１２ＧＨｚ帯ＧａＡｓモノリシック
低雑音増幅器が盛んに研究されている。

このようなモノリシック増幅器を構成する単体ＦＥＴは
、ＦＥＴ活性層の形成方法の違いから大きく２種類に分
けられる。すなわちエピタキシャル成長層をＧａＡｓ基
板上に形成したエピタキシャルウェーハを用いるエピタ
キシャル型ＦＥＴとＧａＡｓ基板表面に不純物のイオン
注入によって活性層を形成したイオン注入ウェーハを用
いるイオン注入型ＦＥＴである。第３図にエピタキシャ
ル型ＦＥＴの従来例の断面図を示す。

ＧａＡｓ基板１上のエピタキシャル層１５には。

リセス溝１６が設けられており、リセス溝の両側にはソ
ース・ドレインとして高濃度のｎ型不純物拡散層（ｎ″
層）１５ａ、１５ｂが形成されており、また、リセス溝
１６及びソース・ドレイン１５ａ　　１５ｂの下にはチ
ャネル層が形成されている。

ｎ″１ｌ１５ａ、１５ｂ上にはオーミック電極ＩＯが設
けられ、また、リセス溝１６内にはゲート電極５が設け
られている。

第４図にイオン注入型ＦＥＴとしてセルファライン型Ｆ
ＥＴの断面図を示す。

ＧａＡｓ基板１にはイオン注入によって形成されたチャ
ネル層２が設けられており、その上にはサイドウオール
６を有するゲート電極５が形成されている。

ＧａＡｓ基板１表面には、ゲート形成後にイオン注入に
よって形成されたソース３およびドレイン４が設けられ
ている。

上記のような単体ＦＥＴを多段構成にすることによって
増幅器が形成されている。ＧａＡｓモノリシック低雑音
増幅器として現在実用化されているものはＦＥＴ３段構
３段構成　（ＮＦ＝１０１　。

ｇＦ、Ｆは雑音指数）は約２．０ｄＢ、利得Ｇａ１ｎ　
（Ｇａｉｎ−１０１ｏｇＧ、Ｇは利得）は約２０ｄＢ程
度である。利得をさらに大きくするためにはＦＥＴの段
数を増加することが考えられるが、ＦＥＴの段数増加は
、増幅器の歩留り低下及びチップ面積の増加といった問
題を招くことになる。このため、ＦＥＴの段数を増加す
ることなく高利得化することが要求される。しかも雑音
指数が大きくなることを防ぐ必要がある。３段構成（７
）ＦＥＴの雑音指数Ｆ及び利得Ｇは次式にて表わすこと
ができる。

Ｆ＝Ｆ、＋　（Ｆｚ−１）／Ｃ＋＋　（Ｆｉ−１）Ｃｚ
ＧｚＧ−Ｃ；、Ｇ！Ｇ！ ここで添字１，２．３はＦＥＴの段数を示す。上式から
れかろうように、増幅器全体の雑音指数は１段目ＦＥＴ
の雑音指数Ｆ、に最も強く支配されている。従って２段
目以降のＦＥＴは１段目程の低雑音性は要求されない。

従って、１段目ＦＥＴの雑音指数Ｆｌが充分小さいＦＥ
Ｔを用いれば。

２段目ＦＥＴとして雑音指数Ｆ２が大きくとも利得Ｇ、
の充分大きなＦＥＴを用いることによって。

３段目ＦＥＴを設けず増幅器の歩留り向上及びチップ面
積の縮小を行うことが可能となる。また３段目ＦＥＴと
して２段目ＦＥＴと同様のＦＥＴを設けることによって
低雑音特性を保ったままさらに高い利得を有する増幅器
を構成することが可能となる。

（発明が解決しようとする課題） しかしながら上述の従来技術には以下に述べるような問
題があった。

（１）後述する理由によってエピタキシャル型ＦＥＴは
低雑音かつ高利得という特性を単体で実現することがで
きなかった。

（２）後述する理由によって、低雑音ＦＥＴと高利得Ｆ
ＥＴを同一のエピタキシャルウェーハ内に形成すること
ができなかった。

（３）エピタキシャルウェーへの均一性は良くなく。

ウェーハ面内及びウェーハ間での特性ばらつきが大きか
った。このため低雑音増幅器の製造歩留りが低かった。

（４）従来のセルファライン型ＦＥＴは、後述する理由
によって、低雑音化は可能でも高利得化は困難であった
。また低雑音特性においてエピタキシャル型ＦＥＴより
も劣っていた。

上記（１）、　（２）の理由を説明するめに、単体ＦＥ
Ｔの雑音指数Ｆ及び利得Ｇについて考察する。

まず雑音指数ＦについてＦｕｋｕ　ｉの式（ＩＥ’Ｔｒ
ａｎｓ、　　Ｅｌｅｃｔｒｏｎ、　　Ｄｅｖｉｃｅｓ、
ｖｏｌ、　　　ＥＤ−２６（７）、ｐ、１０３７゜１９
７９、）を用いて考察する。Ｆｕｋｕ　ｉの式により雑
音指数Ｆは次式にて示される。

Ｆ　＝　１　＋ｋｆ−Ｆｏ／Ｆｔ−ｒ　（Ｇｍ　（Ｒｓ
＋Ｒｇ）　）　　（１）Ｆｔ＝　％π・Ｇｏ＋／Ｃｇｓ
　　　　　　　　　　　　　（２）ここでｋｆはフィッ
ティングパラメータ、Ｆｏは動作周波数、Ｆｔはカット
オフ周波数、Ｇｍは相互コンダクタンス、Ｒｓはソース
抵抗、Ｒｇはゲート抵抗、Ｃｇｓはソース・ゲート間容
量である。

これらの式より、ＦＥＴを低雑音化するためにはＣｍを
太きくり、Ｒｓ、ＲＧ、Ｃｇｓ、ｋｆを小さくすること
が必要である。ＣａＰＰ）’によればＭは次の式で与え
られる（ＩＥ３Ｔｒａｎｓ。

Ｅｌｅｃｔｒｏｎ、　　Ｄｅｖｉｃｅｓ、Ｌｅｔｔｅｒ
ｓ、ＥＤＬ−６（６）、Ｐ、２１０：　１９８５）。

Ｋｆ＝２．ｒ　（（Ｇｄ”＋ω”Ｃｇｄ”）／Ｇｄ”・
Ｌｇ／Ｃｇｓ・（αＷｇ＋βＩｄｓ）　）（３） ここでＧｄはドレイン・コンダクタンス、ωは動作周波
数（ω＝２πＦｏ）、Ｃｇｄはゲート・ドレイン容１．
Ｌｇはゲート長、Ｗｇはゲート幅、Ｉｄｓは動作電流、
α、βは定数である。この式からｋｆを小さくするには
、Ｇｄおよびゲート長ＬｇあたりのＣｇｓを大きくり、
Ｃｇｄを小さくすることが必要である。従って、Ｇｍの
増大、Ｒｓ。

Ｒｇ、Ｃｇｓの低減以外にＣｇｄを小さくシ、Ｇｄを大
きくしてｋ【を小さくすることが、ＦＥＴの低雑音化に
有効である。

一方、ＦＥＴの利得Ｇは次式で与えられる。

Ｒ＋＝４Ｇｄ（Ｒｉ＋Ｒｓ＋Ｒｇ＋Ｐｔ−Ｌｓ・ｆ　）
　　　　　　（４）Ｒ，＝４　ｒｔ　Ｆｔ−ＣｇｄＣＲ
１＋Ｒｓ＋２Ｒｇ＋２Ｆｔ−Ｌｓ−π）（５）Ｇ・（Ｆ
ｔ／Ｆ）”／（Ｒ，＋Ｒ１）　　　　　　　　　　　（
６）ここでＲｉはＦＥＴのチャネル抵抗、Ｌｓはソース
・インダクタンスである。利得を大きくするためにはＲ
ｉ、Ｒｓ、Ｒｇ、ＬｓおよびＧｄ、Ｃｇｄを小さくり、
Ｆｔを大きくすることが必要である。すなわち、Ｇｄ以
外のパラメータは低雑音化と同じ方向へ変化させればよ
い。

そこでＧｄを決めるパラメータについて考える。

ＧｍとＧｄを定義に従って計算し、関係を求めると次式
で示される。

Ｇｄ＝λ／（１＋λＶｄｓ　）　　・Ｉｄｓ　＋ｒ　−
Ｇｍ　　　（７）ここでＶｄｓはドレイン電圧、λ、γ
は正数である。特にγはチャネル厚変調パラメータと呼
ばれる。この式は次の事を示している。

ａ）第１項はＦＥＴの動作条件によって決定される量で
あり、Ｖｄｓを一定とすればλを大きくすると小さくな
る。λを大きくすることは、デバイス構造的にはゲート
、ドレイン間距離Ｌｇｄ　（ゲート電極のドレイン端か
らドレイン側高濃度層までの距離）を長くすることに対
応する。

ｂ）第２項はＧｍによって決定される量であるから、Ｇ
ｍと同様にチャネルの厚さ、移動度やＬｇにまで決定さ
れる。

すなわち、（７）式第１項はデバイス構造により決まり
、第２項はチャネル層のエピタキシャル構造により決ま
る量である。

上述のことから以下のことがいえる。

ａ）Ｇｄに対する要請が異なっているので超低雑音（Ｎ
Ｆ＜１．０ａＢ）かつ高利得（Ｇａｉｎ＞１２ｄＢ）の
ＦＥＴを作ることは困難である。

従って、上に述べた目的を達成するためには、１段目の
ＦＥＴを超低雑音化し、２段目以降のＦＥＴを高利得化
する必要がある。しかし。

ｂ）エピタキシャル型ＦＥＴではＦＥＴのチャネル層は
すべて同じであり、（７）式の第２項は一定である。故
に第２項を通じてＣｄを変えることばできない。（ゲー
ト長Ｌｇを長くしてＧｍを小さくすることは可能である
が、一般に同一ウェーハ内でＬｇを複数設定すると、Ｌ
ｇのバラツキが大きくなり、特性のバラツキも大きくな
ってしまう。

Ｃ）第３図に示したようにエピタキシャル型ＦＥＴのゲ
ート電極はＲｓを下げて低雑音化するために、ｎ゛層を
堀り込んで形成される（リセス構造）。リセス構造では
Ｌｓｇ、Ｌｇｄがｎ″層を堀込むときの横方向エツチン
グ量で決まるため。

ウェーハ内でＬｇｄを変えることはできず、従って（７
）式の第１項を通じてＧｄを変えることはできない。

従って、エピタキシャル型ＦＥＴでは同一ウェーハ面で
Ｇｄの異なるＦＥＴを形成できないため。

ウヱーハ面内に低雑音ＦＥＴと高利得ＦＥＴを混在させ
ることができない。

本発明は、上記の課題を解決するものであり。

その目的とするところは、同一基板内に低雑音ＦＥＴ及
び高利得ＦＥＴが形成された化合物半導体増幅装置を提
供することにある。

） （課題を解決するための手段） 本発明は化合物半導体増幅装置であり、イオン注入層を
チャネル層およびソース・ドレインとして有する第１の
ＦＥＴ及び１個以上の第２のＦＥＴを同一半導体基板に
備えており、該第２のＦＥＴが該第１（７）ＦＥＴのゲ
ート・ドレイン間距離よりも長いゲート・ドレイン間距
離を有し、該第１（７）ＦＥＴの後段に接続され、その
ことにより上記目的が達成される。

また９本発明はイオン注入層をチャネル層およびソース
・ドレインとして有する第１のＦＥＴおよび１個以上の
第２のＦＥＴを同一半導体基板に備えており、該第２の
ＦＥＴが該第１（７）ＦＥＴのチャネル層よりも厚いチ
ャネル層を有し、該第１（７）ＦＥＴの後段に接続され
ていても良い。

（作用） 第２（７）ＦＥＴのゲート・ドレイン間距離が長いこと
により、第２（７）ＦＥＴのドレインコンダクタンスＧ
ｄ及びゲート・ドレイン間容量Ｃｇｄが第１（７）ＦＥ
ＴのＣｄ及びＣｇｄより小さくなり、第１のＦＥＴより
第２のＦＥＴは高利得化する。これによって化合物半導
体増幅装置は低雑音高利得化する。

後段の第２（７）ＦＥＴのチャネル層が厚いことにより
、第２（７）ＦＥＴのドレインコンダクタンスＧｄが第
１（７）ＦＥＴのＧｄより小さくなり、第１のＦＥＴよ
りも第２のＦＥＴは高利得化する。これによって化合物
半導体増幅装置は低雑音高利得化する。

（実施例） 以下に本発明を実施例について説明する。第１図は低雑
音が要求される１段目ＦＥＴ２０　ａ、及び高利得が要
求される２段目ＦＥＴ２０ｂを備えた実施例装置の断面
図である。

ＧａＡｓ基板ｌ基板面にイオン注入によって形成された
チャネル層２ａ、２ｂが設けられている。

チャネル層２ａ上にはサイドウオール６ａを有するゲー
ト電極５ａを挟んでＧａＡｓ基板１表面にはソース３ａ
、　　ドレイン４ａがイオン注入によってセルファライ
ン型的に形成されている。

一方チャネル層２ｂ上にはゲート電極５ｂが設けられて
いる。イオン注入によって形成されたソース３ｂ、　　
ドレイン４ｂの高濃度ｎ型不純物拡散層の各々とゲート
電極５ｂの距離には差が設けられている。

ソース３ａ、３ｂ、　　トルイ７４ａ、４ｂ上にはオー
ミック電極１０及び配線１１が形成されている。１段目
ＦＥＴ２０ａはＬｇｄ及びＬｓｇが短縮されているため
Ｇｄ及びＣｇｄが大きく、低雑音である。２段目ＦＥＴ
２０ｂはＬｓｇに対してＬｇｄが大きくなっているため
Ｇｄが小さく、高利得である。

このように本実施例ではモノリシック増幅器が同一ウェ
ーハ内に低雑音ＦＥＴ２０ａと高利得ＦＥＴ２０ｂを備
えているので少ない段数で低雑音高利得の優れた特性を
発揮することができ、また。

歩留りの向上及びチップ面積の縮小を実現できる。

次に本実施例装置の製造方法について説明する。

まず第２図（ａ）に示すように、半導体基板１上にイオ
ン注入法によってチャネル層２ａ、２ｂを形成する。こ
の後、ゲート電極材料を堆積しゲート電極パターンを有
するレジストを形成する。ＲＩＥ（リアクティブイオン
エツチング）等の方法を用いてゲート電極材料をバター
ニングすることにより電極５ａ、５ｂを形成する（第２
図イ））。次に絶縁膜を堆積しＲＩＥ等の異方性エツチ
ングによりゲートサイドウオール６ａ、６ｂを形成する
（第２図（Ｃ））。この後、１段目ＦＥＴのゲート電極
５ａ及びサイドウオール６ａを含む領域上にのみレジス
トを１２を形成し１等方性エツチングによって２段目Ｆ
ＥＴのサイドウオール６ｂを除去する（第２図（ｄ））
。レジスト１２を除去した後、イオン注入用レジストパ
ターン１３を形成し、イオン注入によってＦＥＴのソー
ス３ａ、３ｂドレイン４ａ、４ｂを形成する（第２図（
ｅ））。自己整合的にソース・ドレインが形成される１
段目ＦＥＴのＬｇｄ及びＬｓｇが短縮され、ＣｏｄとＣ
ｇｄが増加する。又、２段目ＦＥＴ２０ｂのＬｇｄを大
きくり、Ｇｄを低下させることができる。この後。

通常の方法により、レジスト除去、アニール、オ−ミッ
ク電極及び配線形成を行えば本実施例装置が作製される
。

上記実施例では１段目ＦＥＴ及び２段目ＦＥＴしか示し
ていないが必要に応して後段ＦＥＴを設けることができ
る。

上記実施例では、１段目ＦＥＴ２０ａをセルファライン
梨型ＦＥＴとするために、１段目ＦＥＴ２０ａのみにサ
イドウオール６ａを設けたが、２段目ＦＥＴ２０ｂにサ
イドウオールが形成されていてもレジストパターンを用
いてＬｓｇよりもＬｇｄを充分大きくできれば良い。

上記実施例では１段目ＦＥＴ２０　ａをセルファライン
型ＦＥＴとしたが１　ソース・ドレイン形成後に高いア
ライメント精度を持つステッパ及びＥＢ（エレクトロン
ビーム）装置を用いてゲート電極をバターニングしても
良い。

上記実施例では１段目のＦＥＴ２０ａのチャネル層２ａ
と２段目のＦＥＴ２０ａのチャネル層２ｂが同じ不純物
濃度プロファイルを有していたが。

２段目ＦＥＴ２０ｂのチャネル層の不純物濃度プロファ
イルを深くすることによって２段目ＦＥＴ２０ｂのＣｍ
、Ｃｄ及びＣｇｄを小さくしても良い、このときＦｔも
減少するがＧｄ及びＣｇｄが充分小さければ２段目ＦＥ
Ｔ２０ｂが高利得化される。

（発明の効果） このように本発明によれば、同一基板上に形成された第
１及び第２のＦＥＴに於いて、後段の第２のＦＥＴを初
段の第１のＦＥＴよりも高利得化することができるので
、ＦＥＴ多段構戒構成ノリシック増幅器を従来のエピタ
キシャル型モノリシック増幅器よりも低雑音高利得する
ことができる。

また、ＦＥＴの段数を減少させることによって増幅器の
特性をそれほど低下させることなく、チップ面積の減少
及び製造歩留りの向上が実現できる。

４　　゛　　の　　　なｉ］ 第１図は本発明の詳細な説明するための断面図、第２図
（ａ）〜（ｆ）はその実施例の製造方法を説明するため
の断面図、第３図及び第４図は従来例を説明するための
断面図である。

１−Ｇ　ａ　Ａ　ｓ基板、２ ３ａ、３ｂ・・・ソース、４ ａ、５ｂ・・・ゲート電極。

１０・・・オーミック電極。

・・・レジストパターン。

Ｏｂ・・・２段目ＦＥＴ。

２ｂ・・・チャネル層。

４ｂ・・・ドレイン、５ ａ・・・サイドウオール。

１・・・配線、１２．１３ ａ　・１段目ＦＥＴ、２ 以上

Claims (1)

1. 【特許請求の範囲】 １、イオン注入層をチャネル層およびソース・ドレイン
   として有する第１のＦＥＴ及び１個以上の第２のＦＥＴ
   を同一半導体基板に備えており、該第２のＦＥＴが該第
   １のＦＥＴのゲート・ドレイン間距離よりも長いゲート
   ・ドレイン間距離を有し、該第１（７）ＦＥＴの後段に
   接続されている、化合物半導体増幅装置。 ２、イオン注入層をチャネル層およびソース・ドレイン
   として有する第１のＦＥＴおよび１個以上の第２のＦＥ
   Ｔを同一半導体基板に備えており、該第２のＦＥＴが該
   第１のＦＥＴのチャネル層よりも厚いチャネル層を有し
   、該第１のＦＥＴの後段に接続されている、 化合物半導体増幅装置。