JPS6167316A - ラインレシーバ回路 - Google Patents

ラインレシーバ回路

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JPS6167316A
JPS6167316A JP60196867A JP19686785A JPS6167316A JP S6167316 A JPS6167316 A JP S6167316A JP 60196867 A JP60196867 A JP 60196867A JP 19686785 A JP19686785 A JP 19686785A JP S6167316 A JPS6167316 A JP S6167316A
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resistor
transistor
voltage
emitter
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JP60196867A
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ジル・エス・リー
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背ｍ 発明の分野 本発明｛よ一般にインターフェイス回路に関し、Ｐｉに
王ＴＬコンパチブル供給′，を圧（、：Ｊ５ける変動と
温度変化の両方に関して抽＋ｎされる入力ヒステリシス
特性を有するラインレシーバ回路に関するしのである。
先行技術の説明 すべての電子回路は、ノイズに出くわしたと８に問題を
ｆ．Ｔずることが一般に知らｔしている。デ（ジタル回
路は通ｒｉｔはアナログ回路よりノイズに７１して高い
許容性を何するが、それ（ユ２ノ（ズから，℃今に逃れ
る乙のではない。したがっＣ、ノイズの多い■マ境にＪ
３いて高い信頼性（′’　ｆ＃作し１１７ること（ユ、
論理回路に関する多くの応用において非Ｉ′１１に型間
となった，、論理回路の耐ノイズ＋４−を高めるγ力に
Ｊ５いＣ、入力論理信号が低レベルのどきにラインレシ
ーバ回路にＣおいＣ１鳥いしきい電圧が発生ｄ｛ｔかつ
入力論理信号か畠レベルのときに低いしきい電圧が発生
されるように、しきい電圧においてヒステリシスを与え
る先行技術における試みか＜２された。これ｛、家、論
理回路への入力に！＞いで現われる短いノイズの電圧パ
ルスに耐える回路の１指力を凸めて，−コ−の出力の状
態に変化を牛し／ｌい２＋１末を有づる。
入力ヒステリシス｝１性を勺える′）’ｉ；　ｉｊＩ支
１・［ｉ　（ｎそのような回路（ユ△ｍ２６ｓ１２，１
２への部品名でアドバンストマイクロデバイス社によっ
て製造阪ダｄされてきた。しかし、この回路は温度に関
してのみ補償され、供給電圧における変ジノについては
補償しない。
温度と供給電圧の両方の変動について補償される入力ヒ
ステリシス特性をイｉ　するもう１つの先行技術による
回路が、テキサスインスツルメンツ社によ−）で製ｉ貴
販売されてきた。しかしながら、この回路は＋１２ボル
トと一１２ボルトの２つの供給電圧で動作するように設
計されており、それはＴＴＬコンパチブル供給電圧では
ない。
本発明はこれらの先行技術による回路の改良を示す。本
発明のヒステリシスラインレシーバは高いしきい１１圧
と低いしきい電圧の両方を与え、それらはその２つのし
きい電圧間で切換えられ１りる。
さらに、それらのしきい電圧は温度変化やＴＴＬコンパ
チブル供給電圧における変動があっても安定状態に維持
される。
発明の概要 したがって、本発明の−１（２的／ｊ目的（１改善され
たヒスう一゛リシスラインレシーハ回路をＩ＋ｔ　Ｉ！
、することてあり、それは温度変化どＴ　１”　Ｌコシ
バチプル供給゛市圧にＪｊｔ〕る変動との両方に関して
補償される。
本発明の目的は温度変化と１１’給電圧におりる変動と
の両方に関して補償されるヒステリシスラインレシーバ
回路を提供覆ることであり、それはレシーバ回路部分へ
の一定の草１７電圧を生じろようにされたバンドギャッ
プ回路部分と、１対の電肝分割ネットワーク間でスイッ
チングするためのフィー１−バックスイッチングトラン
ジスタとを２む。
本発明のもう１つの目的トルレシーバ回路部分からの出
力信岡に応答するスイッチング手段を含むヒステリシス
ラインレシーバ回路をＩ？ｉｌ！　供することであり、
そのスイッチング手段は入力論理信号が低い状態にある
どきに高いしきい電圧を生じる第１の電圧分割ネットワ
ークと、入力信号が高い状態にあるとさに１氏いしきい
電圧を生じる第２の電圧分割ネットワークとの間でスイ
ッチングする。
本発明のざらにもう１つの目的は温度変化と供給電圧に
おける変動との両方に関して？ｆｌ　ｔＥｌされるヒス
テリシスラインレシーバ回路を提供することであって、
それは一定の基準電圧を生じるようにされたバンドギャ
ップ回路部分、一定のり準電圧を受取るようにされかつ
論理信号を受取るようにされたレシーバ回路部分、第１
の電圧分割ネットワーク、第２の電圧分割ネットワーク
、および第１と第２の電圧分割ネットワーク間でスイッ
チングするようにレシーバ回路部分からの出力信号にう
答するフィードバックスイッチング回路を含む。
これらの目的によれば、本発明は温度変化と供給電圧に
Ｊ５ける変動との両方について補償される入力ヒステリ
シス特性を右するラインレシーバ回路の提供に関係する
。そのラインレシーバ回路はレシーバ回路部分、バンド
ギャップ回路部分、第１の電圧分割ネットワーク、第２
の電圧分割ネットワーク、およびフィードバックスイッ
ンチングトランジスタからなっている。レシーバ回路部
分（ユ第１の基準トランジスタと第２の基Ｑ’＝　ｌ−
ランシスタを含む。第１の基準トランジスタは、入力回
路端子に接続されていて論理信号を受取るようにされた
ベース、ショットキダイオードを介して供給電圧電位に
接続されたコレクタ、および第２の基準トランジスタの
エミッタｌ＼接続されたエミッタを右している。第２の
塁準１−ランジスタは、しきい電圧ノードに接続されＩ
ζベースと、勉荷抵抗を介して電圧電位に後続されたコ
レクタとを有している。レシーバ回路部分は第１と第２
のエミッタを何りるマルチエミッタ出力トランジスタを
さらに含んでいる。出力トランジスタは、第２の基準１
−ランジスクのコレクタに接続されたベース。
電圧電位に接続されたコレクタ、ｄ５」ζび出力回路端
子に１８　Ｇされた第１のエミッタを４１している。
バンドギャップ回路部分が一定のり準電圧を士しるため
に与えら１１ている。第１の電圧分割ネットワークは第
１の抵抗と第２の抵抗て形成されている。第′１の抵抗
の一端は第２の抵抗の一端としきい電圧ノードとに接続
されている。第１の抵抗の（Ｉ！！端ｔよ一定の基準電
圧を受取るようにされてｄシリ、第２の１入坑の他端は
アース電泣に接続されている。
第２の重圧分割ネットワークは第１の抵抗と第３の抵抗
で形成されている。第３の抵抗の一端は第１と第２の抵
抗の共通接点に接続されている。フィードバックスイッ
チングトランジスタは、ダイオードと抵抗を介して出力
トランジスタの第２のエミッタへ接続されたベース、第
３の抵抗の前記他端へ接続されたコレクタ、およびアー
ス電位に接続されたエミッタを有している。
好ましい実施例の説明 ここで図面の第１図を詳細に参照して、入力ヒステリシ
ス特性を有するラインレシーバ回路１０か示されており
、それは温度変化とＴＴＬコンパチブル供給電圧におけ
る変動との両方について補（ｄされる。ラインレシーバ
回路１０はレシーバ回路部分１２とバンドギャップ回路
部分１４を備えている。
レシーバ回路部分１２は第１の基準トランジスタＱ４ど
第２の基準トランジスタＱ５で形成された甲−の作動ト
ランジスタ回路を含む。トランジス９０４のベースは入
力部’Ｌ！Ｉ！　１８号を受取る入力回路端子已に接続
されている。トランジスタＱ４のコレクタはショットキ
ダイオードＤ４の一端に接続されており、ダイオードＤ
４の他端はＴ　１−　Ｌコンパチブル供給電圧電位ｖＣ
Ｃに接続されている。
そして、供給電圧ｖＣＣは典型的には＋５ボルトである
。１−シンジスタＱ４のエミッタは１−ランジスタＱ５
の丁ミッタに接続されている。トランジスタＱ５のベー
スはしきい電圧ノー１〜△に接続されている。１−ラン
ジスタＱ５のコレクタは抵抗ＩＲ４の一端に接続されて
おり、抵抗Ｒ４の（Ｉ！！端は供給電位ｖＣＣへ接続さ
れている。
マルチエミッタフォロア出力トランジスタＱ６は、トラ
ンジスタＱ５のコレクタに接続されたベースと供給電位
■ＣＣに接続されたコレクタとを有している。トランジ
スタＱ６のエミッタの１つは、出力信号を生じるために
出力回路端子Ｚに接続されている。トランジスタＱ６の
他のエミッタは、抵抗Ｒ９の一端に接続されていて、抵
抗Ｒ９の他端はグイオード１つ９のアノードに接続され
ている。
ダイオードＤ９のカソードは抵抗Ｒ６５の一端に接続さ
れていて、抵抗Ｒ６５の他端はアース電位に接続されて
いる。
フィードバックスイッチングトランジスタＱ６４は、ダ
イオードＤ９のカソードへ）妄続されたペースタ有して
いる。１〜ランジスタＱ６４のコレクタは抵抗Ｒ１３の
一端に接続されており、抵抗Ｒ１３の他端はノードＡに
接続されている。トランジスタＱ６４のエミッタはアー
ス電位に接続されている。ノードＡはさらに抵抗Ｒ６と
Ｒ７の接点に接続されている。抵抗Ｒ６の他端（よ、安
定な基（Ｍ電圧を生じるバンドギャップ回路部分１４の
出力信号を受取る第２の入力回路端子Ｖに接続されてい
る。抵抗Ｒ７の他端はアース電位に接続されている。
トランジスタＱ５のコレクタはｊ入坑Ｒ３の一端に６接
続されており、抵抗Ｒ３の他端はトランジスタＱ３のエ
ミッタへ接続されている。（ヘランジスクＱ３のコレク
タは（ＩＣ給電位ｖＣＣへ接続されている。トランジス
タＱ３のベース（よ抵抗Ｒ６と第２の入ツノ回′ｔ８端
子Ｖの接続点に接続されている。
トランジスタＱ１６と抵抗Ｒ１６’Ｃ形成された第１の
電流源は、トランジスタＱ４とＱ５の共通なエミッタに
接続されている。ｌ−ランジスタＱ　ｉ　８と抵抗Ｒ２
４で形成された第２の電流源は抵抗［く９とダイオード
Ｄ９の接続点に接続されている。
トランジスタＱ１６と０１８のベースは第２の基準電圧
を受取るために回路端子Ｃに°接わ“、されＣいる。
第１図のブ〔ｌツク１４として示されたパン１−ギトフ
１回路部分は、図面の第２図にＪ５いて詳細に図〃ｒさ
れている。バンドギャップ回路部分１４はその出力端１
”　Ｖ−にＪ３いて一定の！；！準電圧を生じ、それは
−５ｂ　”Ｃから→−１２５℃の温度範囲と５ボルト上
１０％のｆｌｋ給電圧ｖＣＣにおける変動に対して高い
安定性をイｉしている。ｐｈ型的に１よ、出力端子■−
における基準電圧は約２．６ボルトにセットされ、それ
はレシーバ回路部分１２の第２の入力端子ＶへｌＪｊ給
される。
第２図かられかるように、バンドギ【・ツブ回路部分１
４はトランジスタＱ６２を−２み、それは抵抗Ｒ６３の
一端に接続されたベース、１ノ（恰電圧電位ＶＣＣに接
続されたコレクタ、および出力端子Ｖ′に接続されたエ
ミッタを（１している。バンドギャップ回路部分につい
ての供給電圧電位ＶＣＣは、レシーバ回路部分に関づる
ものと同じである。
ヅなわら、テキサスインスツルメンツからのラインレシ
ーバであるタイプ５Ｎ７５１５２について必要とされる
２連の電源に対して、本発明においてはただ１つの電源
が必要とされる。抵抗Ｒ６３の他端は供給電圧電位ＶＣ
Ｃに接続されている。
トランジスタＱ６２のエミッタは、ざらにダイオードＤ
６１のアノードへ接続されている。ダイオードＤ６１の
カソードは、抵抗Ｒ６１とＲ６２の共通接続点に接続さ
れている。抵抗Ｒ６１の他端は、ダイオードＤ６０のア
ノードと、トランジスタＱ６０のベースとに接続されて
いる。夕、イオー１〜Ｄ６０のカソードはアース電位に
接続されている。抵抗Ｒ６２の他９ｄは、トランジスタ
０６Ｃ）のコレクタと、トランジスタＱ６１のベースと
に１シ、−売されてい＜’Ｊ　、＋　ｌ−ランシスクＱ
　Ｇ　Ｏの］ニミツイｌは（入坑Ｒ６（’）　’ｌ’）
−Ｑシ■にｊ凍訃売されでＪ５す、ＩＩＣ＋ノ’ｊＲ６
０の他端はノノース電（Ｑに接、読さ４′吏ている。
よＩ；、トランジスタＱ６１のベース（よにトハシタＣ
６４の一方の側に接抗されていて、キＡ・バシタＣ６／
１の他方の側（よ抵抗Ｒ６４の一端と１〜ラシスタＱ６
１のコレクタとに接続さｔしている。低（んＲ６４の曲
端は、１［（抗Ｒ６３の他６んとトランジスタＱ　（−
ｉ　２のベースとに接続されている。１−ランシスク（
１）　６１のエミッタはアース電位に１ａｖダＬされて
いる。ラインシーバ回路部分とハンＩ−キＴ７ツブ回路
部ブナは、ｌｉ−の半導体チップ上に集積回路として形
成され！７ることが３業とに理解されよう。
動作において、トランジスタＱ５のベースｊ、／こはし
きいノード△Ｊういて発生される高いしきい電圧ＶＴＩ
＋また（ま低いしきい電圧ＶＴＬは、回ｙ［ｉう：′、
：子口における入力論理（８号か低レベルまたは８レベ
ルの状態にあるかに依存する。入力論Ｉ！ｐ信￥シが低
レベル状態Ｊ１：たは論理”　ｏ　”にあると仮定しで
、トランジスタＱ４はターンオフされまたは非り通とな
り、トランジスタＱ５はターンオンされまたは導通状態
となる。これは、抵抗Ｒ４から電流を引出す。すなわち
、トランジスタＱ６のベース電位は低くされて、出力回
路９に：：子２は低レベル状態にある出力信号を生じる
。トランジスタＱ６のエミッタ電圧が低くされれば、フ
ィードバックスイッチングトランジスタＱ６４もターン
オフされる。
これによって、次にバンドギャップ回路部分からの出力
端子■−上の出力電圧は、第１の電圧分割ネットワーク
を構成する抵抗Ｒ６とＲ７を今して略小される。この状
態において、ノード△における電圧は高いしきい電圧Ｖ
Ｔ）ｌを規定する。
ここで、回路端子Ｂ上の入力論理信号か畠しベル状憇ま
たは論理゛１″にあると仮定して、トランジスタＱ４は
ターンオンされまたは導通状態にされて、トランジスタ
Ｑ５はターンオフされる。
トランジスタＱ５が非導通状態にあれば、トランジスタ
Ｑ６しターンオンするのに十分なベース電流ドライブが
存在し、出力回路端子Ｚにおける入力１ｇ号は畠レベル
状態となる。トランジスタＱ６のエミッタが高い状態に
あれば、フィードバックスイッチングトランジスタＱ　
６４らターンオフＪるのに適当なベース゛電流ドライブ
が存在する。こうしで、次にバンドＩｆｆ　ｐラフ回路
８１ｉ分の出力端子Ｖ′にＬ１３ける出力上ｎ、は、第
２の１１圧分割ネッ１−ワークを（１４成１）る１１（
抗Ｒ６と［Ｒ１３を介して酪小される。この状態にｄ５
いて、ノーＥ’　ＡにＪ５けろｌｉ圧は低いしさい電圧
ＶＴ、を）ＪＡ定７１−ろ。
したがって、［・ランシスタＱ６４は入力論Ｉ’Ｊ　信
号が低レベル状態のときに高いしひい電圧ｒ。
を生しる第１の重圧分割ネットワークと、入力誼１理信
弓が高レベル状態のときに低いしさい電圧を生じる第２
の１′ｉ月／７　；’；’ｌ≧ツ１〜ワークどの間でス
イッチングするためのスイッチング手段を形成すること
が理解されるぺぎである。、Ωしきい電圧Ｖ−Ｈから低
しきい電圧Ｖ　ｒ　ｌ−への遷移の間、ハシ１−１コ１
フフ１回路部分の回路端子Ｖ−Ｊ−の出力重圧ｆＪＵ変
化しない。また、この出力雷ＦＩＩよ記［グど供論山圧
の変動にス・ｊして千人な変化を示しはしイヱい。
第１図に示さ４′Ｌ（いるＪ、うな抵抗（ごつい文の成
分（直によって、高いしきい電圧Ｔｅｌの典型的な１ｉ
Ｉｔは約２．０１５ボルトであり、低いしきい電圧ＶＴ
、は約１．４１２ボルトである。さらに、イ品度と供給
電圧の変動に対するＶＴＨとＶＴＬについての最大偏位
は約５０ｍＶであることがわかった。これは、本発明の
正受入であるア（ζバンス！−マイクロデバイスからの
先行技術による回路であるライン△ｍ　２６３１２／１
２Ａに関するＶｒＨとＶτ、におりる約２００ｍＶの変
動と比較される。
先の詳、ｍな説明から、本発明は温度変化と供給電圧に
、ｌＩ５ける変動との両方について１１１償される改善
されたヒステリシスラインレシーバ回路を提供すること
がわかる。本発明のラインレシーバ回路（よ一定のｍｌ
電圧を牛しるハンドギレップ回路部分を用いるとともに
、入力論理信号が低レベル状態のときに高いしさい電圧
を生じる第１の電圧分割ネッ１−ワークと、入力論理信
号が高レベル状態のときに低いしきい電圧を生じる第２
の電圧力υｊネットワークとの間でスイッチングするた
めのフィー１−パックスｒツチングトランシスクを用い
る、本発明の好Ｊニジい実施例であると現（ｆ考えられ
ているものが図解されて説明されたが、本発明の真の範
囲から離れることなく種／？の変更や’ｇ　ｉＥ　ｈ：
可能であり、かつ均等物がその要素に置きｊりわり１！
することが１１業者達に理解されよう。さらに、本発明
の中心的な範囲から列れることなく、本発明の教示に対
して多くの修ｉ１Ｅが成る１！Ｉ定の状況または材料に
Ｊｌ心刀るようになされ１ｑる。すなわら、この発明は
この発明を実施するよう（こ乃、図された最上のモード
として開示された特定の実施例に限定されるよう意図さ
れておらず、本発明は特許請求の範囲内に入るすべての
実施例を含むことが意図されている。
４、素面の閣！ｔｉな説明 第１図は本発明の原理を実施するヒスブリシスラインレ
シーバ回路の概略的な回路図である。
第２図は第１図のブロック１４において用いられるバン
ドギャップ回路の概略的な回路図である。
図において、１０はラインレシーバ回路、１２はレシー
バ回路部分、１４はバンドギャップ回路部分を示７゛。
特許出願人　アドバンスト・マイクロ・ディバイシス・
インコーポレーテツド

Claims (20)

    【特許請求の範囲】
  1. （１）単一のトランジスタトランジスタ論理コンパチブ
    ル電源についての供給電圧における変動と温度変化の両
    方に関して補償される入力ヒステリシス特性を有するラ
    インレシーバ回路であって、 前記レシーバ回路は第１の基準トランジスタと第２の基
    準トランジスタを含むレシーバ回路部分を備え、前記第
    １の基準トランジスタは論理信号を受取るようにされた
    入力回路端子に接続されたベース、ショットキダイオー
    ドを介して供給電圧電位に接続されたコレクタ、および
    前記第２の基準トランジスタのエミッタに接続されたエ
    ミッタを有し、前記第２の基準トランジスタはしきい電
    圧ノードに接続されたベースおよび負荷抵抗を介して電
    圧電位に接続されたコレクタを有し、前記レシーバ回路
    部分は第１と第２のエミッタを有するマルチエミッタ出
    力トランジスタをさらに含み、前記出力トランジスタは
    前記第２の基準トランジスタのコレクタに接続されたベ
    ース、電圧電位に接続されたコレクタ、および出力回路
    端子に接続された第１のエミッタを有し、 前記レシーバ回路は第１の抵抗と第２の抵抗で形成され
    た第１の電圧分割ネットワークをさらに備え、第１の抵
    抗の一端は第２の抵抗の一端およびしきい電圧ノードへ
    接続されており、第１の抵抗の他端は一定の基準電圧を
    受取るようにされており、第２の抵抗の他端はアース電
    位に接続されており、 前記レシーバ回路は第１の抵抗と第３の抵抗で形成され
    た第２の電圧分割ネットワークをさらに備え、第３の抵
    抗の一端は第１と第２の抵抗の共通接点およびしきい電
    圧ノードに接続されており、前記レシーバ回路はフィー
    ドバックスイッチングトランジスタをさらに備え、それ
    は前記出力トランジスタの第２のエミッタに接続された
    ベース、第３の抵抗の前記他端に接続されたコレクタ、
    およびアース電位に接続されたエミッタを有することを
    特徴とするラインレシーバ回路。
  2. （２）前記第１と第２の基準トランジスタの共通なエミ
    ッタへ接続された第１の電流源をさらに備えたことを特
    徴とする特許請求の範囲第１項記載のラインレシーバ回
    路。
  3. （３）前記第１の電流源はトランジスタと抵抗で形成さ
    れていることを特徴とする特許請求の範囲第２項記載の
    ラインレシーバ回路。
  4. （４）抵抗を介して前記出力トランジスタの第２のエミ
    ッタへ接続された第２の電流源をさらに備えたことを特
    徴とする特許請求の範囲第３項記載のラインレシーバ回
    路。
  5. （５）前記第２の電流源はトランジスタと抵抗で形成さ
    れていることを特徴とする特許請求の範囲第４項記載の
    ラインレシーバ回路。
  6. （６）前記スイッチングトランジスタは、入力論理信号
    が低レベル状態にあるときに、第１の電圧分割ネットワ
    ークを介してしきい電圧ノードにおいて高いしきい電圧
    を生じるためにターンオフされることを特徴とする特許
    請求の範囲第１項記載のラインレシーバ回路。
  7. （７）前記スイッチングトランジスタは、入力論理信号
    が高レベル状態にあるときに、第２の電圧分割ネットワ
    ークを介してしきい電圧ノードにおいて低レベルしきい
    電圧を生じるためにターンオンされることを特徴とする
    特許請求の範囲第１項記載のラインレシーバ回路。
  8. （８）前記一定の基準電圧はバンドギャップ回路部分に
    よって与えられることを特徴とする特許請求の範囲第１
    項記載のラインレシーバ回路。
  9. （９）前記ラインレシーバ回路は単一の半導体チップ上
    に集積回路として形成されていることを特徴とする特許
    請求の範囲第１項記載のラインレシーバ回路。
  10. （１０）単一のトランジスタトランジスタ論理コンパチ
    ブル電源についての供給電圧における変動と温度変化の
    両方に関して補償される入力ヒステリシス特性を有する
    ラインレシーバ回路であって、 前記レシーバ回路は第１の基準トランジスタと第２の基
    準トランジスタを含むレシーバ回路部分を備え、前記第
    １の基準トランジスタは論理信号を受取るようにされて
    いる入力回路端子へ接続されたベース、ショットキダイ
    オードを介して供給電圧電位に接続されたコレクタ、お
    よび前記第２の基準トランジスタのエミッタへ接続され
    たエミッタを有し、前記第２の基準トランジスタはしき
    い電圧ノードに接続されたベースおよび負荷抵抗を介し
    て電圧電位に接続されたコレクタを有し、前記レシーバ
    回路部分は第１と第２のエミッタを有するマルチエミッ
    タ出力トランジスタをさらに含み、前記出力トランジス
    タは前記第２の基準トランジスタのコレクタへ接続され
    たベース、電圧電位に接続されたコレクタ、および接続
    回路端子に接続された第１のエミッタを有し、 前記レシーバ回路は一定の基準電圧を発生するようにさ
    れたバンドギャップ回路部分と、 第１の抵抗と第２の抵抗で形成された第１の電圧分割ネ
    ットワークをさらに備え、第１の抵抗の一端は第２の抵
    抗の一端としきい電圧ノードとに接続されており、第１
    の抵抗の他端は一定の基準電圧を受取るようにされてお
    り、第２の抵抗の他端はアース電位に接続されており、 前記レシーバ回路は第１の抵抗と第３の抵抗で形成され
    た第２の電圧分割ネットワークをさらに備え、第３の抵
    抗の一端は第１と第２の抵抗の共通接点およびしきい電
    圧ノードへ接続されており、前記レシーバ回路はフィー
    ドバックスイッチングトランジスタをさらに備え、それ
    は抵抗とダイオードを介して前記出力トランジスタの第
    ２のエミッタへ接続されたベース、第３の抵抗の前記他
    端へ接続されたコレクタ、およびアース電位に接続され
    たエミッタを有することを特徴とするラインレシーバ回
    路。
  11. （１１）前記第１と第２の基準トランジスタの共通エミ
    ッタへ接続された第１の電流源をさらに備えたことを特
    徴とする特許請求の範囲第１０項記載のラインレシーバ
    回路。
  12. （１２）前記第１の電流源はトランジスタと抵抗で形成
    されていることを特徴とする特許請求の範囲第１１項記
    載のラインレシーバ回路。
  13. （１３）抵抗を介して前記出力トランジスタの第２のエ
    ミッタへ接続された第２の電流源をさらに備えたことを
    特徴とする特許請求の範囲第１２項記載のラインレシー
    バ回路。
  14. （１４）前記第２の電流源はトランジスタと抵抗で形成
    されていることを特徴とする特許請求の範囲第１３項記
    載のラインレシーバ回路。
  15. （１５）前記スイッチングトランジスタは、入力論理信
    号が低レベル状態にあるときに、第１の電圧分割ネット
    ワークを介してしきい電圧ノードにおいて高いしきい電
    圧を生じるためにターンオフされることを特徴とする特
    許請求の範囲第１０項記載のラインレシーバ回路。
  16. （１６）前記スイッチングトランジスタは、入力論理信
    号が高レベル状態にあるときに、第２の電圧分割ネット
    ワークを介してしきい電圧ノードにおいて低レベルしき
    い電圧を生じるためにターンオンされることを特徴とす
    る特許請求の範囲第１０項記載のラインレシーバ回路。
  17. （１７）前記ラインレシーバ回路は単一の半導体チップ
    上に集積回路として形成されていることを特徴とする特
    許請求の範囲第１０項記載のラインレシーバ回路。
  18. （１８）供給電圧における変動と温度変化の両方につい
    て補償される入力ヒステリシス特性を有するラインレシ
    ーバ回路であって、前記レシーバ回路は、 出力信号を生じるために入力論理信号に応答するレシー
    バ回路手段と、 一定の基準電圧を生じるためのバンドギャップ回路手段
    と、 第１と第２の電圧分割ネットワークを含んでいて前記出
    力信号に応答するスイッチング手段とを備え、前記スイ
    ッチング手段は入力論理信号が低レベル状態にあるとき
    に高いしきい電圧を生じる前記第１の電圧分割ネットワ
    ークと、入力論理信号が高レベル状態のときに低いしき
    い電圧を生じる前記第２の電圧分割ネットワークとの間
    でスイッチングし、 前記第１と第２の電圧分割ネットワークは前記一定の基
    準電圧へ動作的に接続されていることを特徴とするライ
    ンレシーバ回路。
  19. （１９）前記スイッチング手段は前記レシーバ回路手段
    の出力信号に接続されたベースを有するフィードバック
    スイッチングトランジスタを含むことを特徴とする特許
    請求の範囲第１８項記載のラインレシーバ回路。
  20. （２０）前記ラインレシーバ回路は単一の半導体チップ
    上に集積回路として形成されていることを特徴とする特
    許請求の範囲第１８項記載のラインレシーバ回路。
JP60196867A 1984-09-07 1985-09-05 ラインレシーバ回路 Pending JPS6167316A (ja)

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