JPS6167889A - フレ−ムメモリ - Google Patents
フレ−ムメモリInfo
- Publication number
- JPS6167889A JPS6167889A JP59189922A JP18992284A JPS6167889A JP S6167889 A JPS6167889 A JP S6167889A JP 59189922 A JP59189922 A JP 59189922A JP 18992284 A JP18992284 A JP 18992284A JP S6167889 A JPS6167889 A JP S6167889A
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- JP
- Japan
- Prior art keywords
- address
- memory
- exclusive
- gate
- significant bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ラスクスキャン型グラフィックディスプレイ
装置の高速書込み及び読出しを行うフレームメモリに関
するものである。
装置の高速書込み及び読出しを行うフレームメモリに関
するものである。
従来例の構成とその問題点
従来、ラスクスキャン型グラフィックディスプレイにお
いては表示画面に対応して縦方向及び横方向の二次元の
アドレスを持つフレームメモリヲ備え、直線等の表示は
、一旦フレームメモリの該当する画素にデータを書き込
み、これを表示画面のラスク走査に同期して順次読み出
すことにより行っている。
いては表示画面に対応して縦方向及び横方向の二次元の
アドレスを持つフレームメモリヲ備え、直線等の表示は
、一旦フレームメモリの該当する画素にデータを書き込
み、これを表示画面のラスク走査に同期して順次読み出
すことにより行っている。
第１図は従来のフレームメモリを示している。
第１図において、１はアドレス発生回路であり、表示画
面のラスク走査に同期して横方向のＨアドレス及び縦方
向のＶアドレスを出力する。２はＤ Ｄ Ａ （Ｄｅｇ
工ｔａｌ Ｄｉｆｆａｒｅｎｔｉａｌ Ａｎａｌｉｚｅ
ｒ ）であり描画直線を点列に変換しその横方向の座標
をＸアドレス、縦方向の座標をｙアドレスとして出力す
る。３はマルチプレクサであシ、アドレス発生回路１か
ものアドレス信号と、ＤＤＡ２からのアドレス信号とを
切換える。４はメモリであり、マルチプレクサ３の出力
するアドレスによりデータの書込み及び読出しを行う。
面のラスク走査に同期して横方向のＨアドレス及び縦方
向のＶアドレスを出力する。２はＤ Ｄ Ａ （Ｄｅｇ
工ｔａｌ Ｄｉｆｆａｒｅｎｔｉａｌ Ａｎａｌｉｚｅ
ｒ ）であり描画直線を点列に変換しその横方向の座標
をＸアドレス、縦方向の座標をｙアドレスとして出力す
る。３はマルチプレクサであシ、アドレス発生回路１か
ものアドレス信号と、ＤＤＡ２からのアドレス信号とを
切換える。４はメモリであり、マルチプレクサ３の出力
するアドレスによりデータの書込み及び読出しを行う。
６はＣＲＴであり、ラスクスキャンの表示を行う。６は
ゲート回路であり、アドレス発生回路１からラスタ走査
の帰線時に発生する信号により、メモリ４に対しデータ
の書込みを可能とする。
ゲート回路であり、アドレス発生回路１からラスタ走査
の帰線時に発生する信号により、メモリ４に対しデータ
の書込みを可能とする。
次に上記従来例の動作について説明する。第１図におい
て、アドレス発生回路１は表示画面の左上のラスタ走査
開始点からのラスタ走査に従ってＨアドレスは順次０，
１．２，３．・・・・・・、５１０゜５１１と変化する
。この間Ｖアドレスは○を保つ。
て、アドレス発生回路１は表示画面の左上のラスタ走査
開始点からのラスタ走査に従ってＨアドレスは順次０，
１．２，３．・・・・・・、５１０゜５１１と変化する
。この間Ｖアドレスは○を保つ。
次にラスタ走査の水平帰線時間を待って再びＨアドレス
は順次０，１．２，３．・・・・・・５１０，５１１と
変化する。この間Ｖアドレスは１を保つ。
は順次０，１．２，３．・・・・・・５１０，５１１と
変化する。この間Ｖアドレスは１を保つ。
このようにして、Ｈアドレスが０から６１１まで変化し
ながら、Ｖアドレスは順次大きな値となり最後！５１１
になると垂直帰線時間を待って○となり一画面の走査を
終了する。マルチプレクサ３はこの走査期間はアドレス
発生回路１の出力するＨアドレス及びＶアドレスを選択
しメモリ４のアドレスとして与え、メモリ４の記憶内容
を順次読み出してＣＲＴｓに送る。次にフレームメモリ
に直線を書き込む動作について説明する。直線の端点ム
の座標を（Ｘａｓ）’ｚ）とし端点Ｂの座標を（ｘｂ、
ｙｂ）とすると、直線の描画は第２図に示すように、端
点Ａと端点Ｂの間を多くの点列に変換しこの点列座標を
ＤＤＡ回路２から順次出力する。アドレス発生回路１が
水平帰線期間及び垂直帰線期間に出力する揖込み許可信
号はマルチプレクサ３に与えられ書込み許可信号が１の
時はマルチプレクサ３をＤＤＡ回路２の出力をｉ！択す
るように切換える。一方書込み許可信号はゲート回路６
によりＤＤＡ回路２の出力する書込み要求信号が１の時
メモリ４にデータを書込むだめの書込み信号を有効にし
てＤＤ人回路２の発生する点列をメモリに書込む。
ながら、Ｖアドレスは順次大きな値となり最後！５１１
になると垂直帰線時間を待って○となり一画面の走査を
終了する。マルチプレクサ３はこの走査期間はアドレス
発生回路１の出力するＨアドレス及びＶアドレスを選択
しメモリ４のアドレスとして与え、メモリ４の記憶内容
を順次読み出してＣＲＴｓに送る。次にフレームメモリ
に直線を書き込む動作について説明する。直線の端点ム
の座標を（Ｘａｓ）’ｚ）とし端点Ｂの座標を（ｘｂ、
ｙｂ）とすると、直線の描画は第２図に示すように、端
点Ａと端点Ｂの間を多くの点列に変換しこの点列座標を
ＤＤＡ回路２から順次出力する。アドレス発生回路１が
水平帰線期間及び垂直帰線期間に出力する揖込み許可信
号はマルチプレクサ３に与えられ書込み許可信号が１の
時はマルチプレクサ３をＤＤＡ回路２の出力をｉ！択す
るように切換える。一方書込み許可信号はゲート回路６
によりＤＤＡ回路２の出力する書込み要求信号が１の時
メモリ４にデータを書込むだめの書込み信号を有効にし
てＤＤ人回路２の発生する点列をメモリに書込む。
しかしながら、上記従来例においては、ＤＤＡ回路２の
発生する点列を書込む時間は水平帰線期間又は垂直帰線
期間内に限られ通常この時間は全体の走査時間の１０−
以下であり描画速度を低くする原因となっている。
発生する点列を書込む時間は水平帰線期間又は垂直帰線
期間内に限られ通常この時間は全体の走査時間の１０−
以下であり描画速度を低くする原因となっている。
発明の目的
本発明は、上記従来例の欠点を除去するものであり、Ｄ
ＤＡ２の発生する点列を高速にメモリ疫書込むことを目
的とするものである。
ＤＡ２の発生する点列を高速にメモリ疫書込むことを目
的とするものである。
発明の構成
本発明は、上記目的を達成するために、メモリを２組に
分割し、メモリの内容を読み出すＶアドレスの最下位ビ
ットと、Ｈアドレスの最下位ビットの排他論理和の値に
より読出しメモリを決定し、メモリにデータを書込むり
Ｄ人の出力するｙアドレスの最下位ビットとＸアドレス
の最下位ビットの排他論理和の値により書込みメモリを
決定する構成を持ち、ＤＤＡが比較的多く出力する水平
又は垂直に近い傾きをもつ直線の点列を高速にメモリに
書込むことを可能とするものである。
分割し、メモリの内容を読み出すＶアドレスの最下位ビ
ットと、Ｈアドレスの最下位ビットの排他論理和の値に
より読出しメモリを決定し、メモリにデータを書込むり
Ｄ人の出力するｙアドレスの最下位ビットとＸアドレス
の最下位ビットの排他論理和の値により書込みメモリを
決定する構成を持ち、ＤＤＡが比較的多く出力する水平
又は垂直に近い傾きをもつ直線の点列を高速にメモリに
書込むことを可能とするものである。
実施例の説明
以下本発明をその一実施例を示す第３図を参考に説明す
る。第３図において、１０はアドレス発生回路であり、
表示画面のラスタ走査に同期して横方向のＨアドレス及
び縦方向のＶアドレスを出力する。１１はＤＤＡであり
描画直線を点列に変換しその横方向の座標をＸアドレス
、縦方向の座標をｙアドレスとして出力する。１２及び
１３はマルチプレクサであり、アドレス発生回路１ｏか
らのアドレス信号と、ＤＤＡ１１からのアドレス信号と
を切換える。１４．１５はメモリであり、各々マルチプ
レクサ１２．１３の出力するアドレスによりデータの書
込み及び読出しを行う。１６はマルチプレクサであり、
メモリ１２，１３０出力を選択する。１７はＣＲＴであ
り、ラスタスキャンの表示を行う。１８は排他論理和ゲ
ートであり、アドレス発生回路１０の発生するＶアドレ
スの最下位ビットとＨアドレスの最下位ビットの排他論
理和を出力する。１９は排他論理和ゲートであり、ＤＤ
Ａｌｌの発生するｙアドレスの最下位ビットと、ｙアド
レスの最下位ビットの排他論理和を出力する。２０．２
１はゲート回路であり、各々排他論理和１８．１９の出
力の論理を反転する。２２はゲート回路であり、排他論
理和ゲート１８の出力する読出選択信号、排他論理和ゲ
ート１９の出力する書込み選択信号、ＤＤＡｌ １の発
生する四込み要求信号により書込み信号をメモリ１４に
出力する。２３はゲート回路であり、排他論理和ゲート
１８の出力する読出選択信号、排他論理和ゲート１９の
出力する書込み選択信号、ＤＤＡｌｌの発生する書込み
要求信号により書込み信号をメモリ１５に出力する。
る。第３図において、１０はアドレス発生回路であり、
表示画面のラスタ走査に同期して横方向のＨアドレス及
び縦方向のＶアドレスを出力する。１１はＤＤＡであり
描画直線を点列に変換しその横方向の座標をＸアドレス
、縦方向の座標をｙアドレスとして出力する。１２及び
１３はマルチプレクサであり、アドレス発生回路１ｏか
らのアドレス信号と、ＤＤＡ１１からのアドレス信号と
を切換える。１４．１５はメモリであり、各々マルチプ
レクサ１２．１３の出力するアドレスによりデータの書
込み及び読出しを行う。１６はマルチプレクサであり、
メモリ１２，１３０出力を選択する。１７はＣＲＴであ
り、ラスタスキャンの表示を行う。１８は排他論理和ゲ
ートであり、アドレス発生回路１０の発生するＶアドレ
スの最下位ビットとＨアドレスの最下位ビットの排他論
理和を出力する。１９は排他論理和ゲートであり、ＤＤ
Ａｌｌの発生するｙアドレスの最下位ビットと、ｙアド
レスの最下位ビットの排他論理和を出力する。２０．２
１はゲート回路であり、各々排他論理和１８．１９の出
力の論理を反転する。２２はゲート回路であり、排他論
理和ゲート１８の出力する読出選択信号、排他論理和ゲ
ート１９の出力する書込み選択信号、ＤＤＡｌ １の発
生する四込み要求信号により書込み信号をメモリ１４に
出力する。２３はゲート回路であり、排他論理和ゲート
１８の出力する読出選択信号、排他論理和ゲート１９の
出力する書込み選択信号、ＤＤＡｌｌの発生する書込み
要求信号により書込み信号をメモリ１５に出力する。
次に上記実施例の動作について説明する。第３図におい
て、アドレス発生回路１ｏはＣＲＴｌ７の左上のラスク
走査開始点からのラスク走査に従ってＨアドレス及びＶ
アドレスを出力する。排他論理和ゲート１日はこのアド
レス発生回路１０の出力からＨアドレスの最下位ビット
とＶアドレスの最下位ビットの排他論理和を読出選択信
号として出力し、読出選択信号が０の時はマルチプレク
サ１２はアドレス発生回路１０の出力を選択してＶアド
レスとＨアドレスをメモリ１４に与え、マＩレチプレク
サ１３はＤＤ人１１の出力を選択してｙアドレスとＸア
ドレスをメモリ１６に与え、更にマルチプレクサ１６は
メモリ１４の出力をＣＲＴｌ７に送る。また、読出選択
信号が１の時はマルチプレクサ１２はＤＤ人１１の出力
を選択してｙアドレスとＸアドレスをメモリ１４に卑見
、マルチプレクサ１３はアドレス発生回路１ｏの出力を
選択してＶアドレスとＨアドレスをメモリ１６に与え、
更にマルチプレクサ１６はメモｌＪ１１Ｍ）出力をＣＲ
Ｔｌ ７に°送る。
て、アドレス発生回路１ｏはＣＲＴｌ７の左上のラスク
走査開始点からのラスク走査に従ってＨアドレス及びＶ
アドレスを出力する。排他論理和ゲート１日はこのアド
レス発生回路１０の出力からＨアドレスの最下位ビット
とＶアドレスの最下位ビットの排他論理和を読出選択信
号として出力し、読出選択信号が０の時はマルチプレク
サ１２はアドレス発生回路１０の出力を選択してＶアド
レスとＨアドレスをメモリ１４に与え、マＩレチプレク
サ１３はＤＤ人１１の出力を選択してｙアドレスとＸア
ドレスをメモリ１６に与え、更にマルチプレクサ１６は
メモリ１４の出力をＣＲＴｌ７に送る。また、読出選択
信号が１の時はマルチプレクサ１２はＤＤ人１１の出力
を選択してｙアドレスとＸアドレスをメモリ１４に卑見
、マルチプレクサ１３はアドレス発生回路１ｏの出力を
選択してＶアドレスとＨアドレスをメモリ１６に与え、
更にマルチプレクサ１６はメモｌＪ１１Ｍ）出力をＣＲ
Ｔｌ ７に°送る。
従って、■アドレスが偶数にてＨアドレスが偶数の時は
、メモリ１４の内容をＣＲＴｌ７に表示し、Ｈアドレス
が奇数の時は、メモリ１５の内容をＣＲＴｌ７に表示す
る。また、Ｖアドレスが奇数にてＨアドレスが偶数の時
は、メモリ１５の内容をＣＲＴｌ ７に表示し、Ｈアド
レスが奇数の時は、メモリ１４の内容をＣＲＴｌ７に表
示する。
、メモリ１４の内容をＣＲＴｌ７に表示し、Ｈアドレス
が奇数の時は、メモリ１５の内容をＣＲＴｌ７に表示す
る。また、Ｖアドレスが奇数にてＨアドレスが偶数の時
は、メモリ１５の内容をＣＲＴｌ ７に表示し、Ｈアド
レスが奇数の時は、メモリ１４の内容をＣＲＴｌ７に表
示する。
以上によりＣＲＴｌ７への表示はメモリ１４とメモリ１
６を交互に読み出すことによシ行なわれる。
６を交互に読み出すことによシ行なわれる。
次にフレームメモリに直線を書き込む動作について説明
する。第２図に示すように直線人Ｂの描画は端点Ａと端
点Ｂの間を多くの点列に変換し、この点列座標をＤＤム
１１から順次出力する。この点列座標のｙアドレスの最
下位ビットとＸアドレスの最下位ビットは排他論理和ゲ
ート１９に加見られ、この出力は書込み選択信号となる
。ＤＤ人１１からの書込み要求信号が１でありかつ書込
み選択信号が０の場合は、ゲート回路２２により読出選
択信号が１の時メモリ１４に対してデータの書込みが行
なわれる。ＤＤ人１１からの書込ミ要求信号が１であり
かつ書込み選択信号が１の場合はゲート回路２３により
読出選択信号が０の時メモリ１６に対してデータの書込
みが行なわれる。
する。第２図に示すように直線人Ｂの描画は端点Ａと端
点Ｂの間を多くの点列に変換し、この点列座標をＤＤム
１１から順次出力する。この点列座標のｙアドレスの最
下位ビットとＸアドレスの最下位ビットは排他論理和ゲ
ート１９に加見られ、この出力は書込み選択信号となる
。ＤＤ人１１からの書込み要求信号が１でありかつ書込
み選択信号が０の場合は、ゲート回路２２により読出選
択信号が１の時メモリ１４に対してデータの書込みが行
なわれる。ＤＤ人１１からの書込ミ要求信号が１であり
かつ書込み選択信号が１の場合はゲート回路２３により
読出選択信号が０の時メモリ１６に対してデータの書込
みが行なわれる。
本実施例においては、２組のメモリ１４．１５は各々１
ビツトのメモリにより構成されているが読出速度を上げ
るため、２ビツト、４ビ１７１−のメモリを用い並列読
出しを行うことが有効である。
ビツトのメモリにより構成されているが読出速度を上げ
るため、２ビツト、４ビ１７１−のメモリを用い並列読
出しを行うことが有効である。
この場合は水平方向に並列読出しを行うため排他論理和
ゲート回路１８及び１９に与えられるＨアドレス及びＸ
アドレスは最下位ビットに代って２の値を表わすビット
又は４の値を表わすビットを使用することになる。
ゲート回路１８及び１９に与えられるＨアドレス及びＸ
アドレスは最下位ビットに代って２の値を表わすビット
又は４の値を表わすビットを使用することになる。
発明の効果
上記実施例から明らかなように、本発明のフレームメモ
リは、２組のメモリを交互に読出すため、読出しを行っ
てないメモリに対し書込みが常に可能であり、直線描画
を行う時には水平又は垂直に近い傾きをもったものが多
いため、排他論理和ゲートによる読出し及び書込みのメ
モリ選択を行うことにより、水平方向のみでなく垂直方
向への描画時も２組のメモリに対し交互に書込みを行う
ことができ、直線の描画時に高い書込み速度を得ること
ができる。
リは、２組のメモリを交互に読出すため、読出しを行っ
てないメモリに対し書込みが常に可能であり、直線描画
を行う時には水平又は垂直に近い傾きをもったものが多
いため、排他論理和ゲートによる読出し及び書込みのメ
モリ選択を行うことにより、水平方向のみでなく垂直方
向への描画時も２組のメモリに対し交互に書込みを行う
ことができ、直線の描画時に高い書込み速度を得ること
ができる。
第１図は従来のフレームメモリのブロック図、第２図は
フレームメモリのＩ）Ｉ）Ａの動作図、第３図は本発明
の一実施例を示すフレームメモリのブロック図である。 １０・・・・・・アドレス発生回路、１１・・・・・・
ＤＤＡ１１２．１３・・・・・・マルチプレクサ、１４
．１５・・・・・・メモリ、１６・・・・・・マルチプ
レクサ、１７・・・・・・ＣＲＴ。 １８・・・・・・排他論理和ゲート、１９・・・・・排
他論理和ゲート、２０．２１・・・・・・ゲート、２２
．２３・・・・・・ゲート。
フレームメモリのＩ）Ｉ）Ａの動作図、第３図は本発明
の一実施例を示すフレームメモリのブロック図である。 １０・・・・・・アドレス発生回路、１１・・・・・・
ＤＤＡ１１２．１３・・・・・・マルチプレクサ、１４
．１５・・・・・・メモリ、１６・・・・・・マルチプ
レクサ、１７・・・・・・ＣＲＴ。 １８・・・・・・排他論理和ゲート、１９・・・・・排
他論理和ゲート、２０．２１・・・・・・ゲート、２２
．２３・・・・・・ゲート。
Claims (1)
- 縦方向のアドレス及び横方向のアドレスをもつ２組のメ
モリを設け、メモリの内容を読み出す縦方向のアドレス
の最下位ビットと横方向のアドレスの最下位ビットの排
他論理和ゲートを設け、この排他論理和の値により２組
のメモリの１組を指定して読み出しを行い、メモリにデ
ータを書き込む縦方向のアドレスの最下位ビットと横方
向のアドレスの最下位ビットの排他論理和ゲートを設け
、この排他論理和の値により２組のメモリの１組を指定
して書込みを行うフレームメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189922A JPS6167889A (ja) | 1984-09-11 | 1984-09-11 | フレ−ムメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189922A JPS6167889A (ja) | 1984-09-11 | 1984-09-11 | フレ−ムメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167889A true JPS6167889A (ja) | 1986-04-08 |
Family
ID=16249449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189922A Pending JPS6167889A (ja) | 1984-09-11 | 1984-09-11 | フレ−ムメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167889A (ja) |
-
1984
- 1984-09-11 JP JP59189922A patent/JPS6167889A/ja active Pending
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