JPS6170814A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPS6170814A JPS6170814A JP59192931A JP19293184A JPS6170814A JP S6170814 A JPS6170814 A JP S6170814A JP 59192931 A JP59192931 A JP 59192931A JP 19293184 A JP19293184 A JP 19293184A JP S6170814 A JPS6170814 A JP S6170814A
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- Japan
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- mos transistor
- gate
- clock
- drain
- transistor
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳトランジスタにより構成されるクロ
ック同期型のフリップフロップに関する。
ック同期型のフリップフロップに関する。
第３図は、従来のＤ−フリップフロップの一例を示すも
のである。第３図において、２１及び２２がエンハンス
メント型のＭＯ３Ｉ−ライジスタを示し、ＭＯＳトラン
ジスタ２１のソースとＭＯＳトランジスタ２２のソース
が共通接続される。この共ｉ１ 接Ｖｔ点にエンハンス
メント型のＭＯＳトランジスタ２３のドレインが接続さ
れる。ＭＯＳトランジスタ２３のゲートがクロック入力
端子２４に接続される。ＭＯＳトランジスタ２３のソー
スが接地される。
のである。第３図において、２１及び２２がエンハンス
メント型のＭＯ３Ｉ−ライジスタを示し、ＭＯＳトラン
ジスタ２１のソースとＭＯＳトランジスタ２２のソース
が共通接続される。この共ｉ１ 接Ｖｔ点にエンハンス
メント型のＭＯＳトランジスタ２３のドレインが接続さ
れる。ＭＯＳトランジスタ２３のゲートがクロック入力
端子２４に接続される。ＭＯＳトランジスタ２３のソー
スが接地される。
ＭＯＳトランジスタ２１のゲートがＭＯＳトランジスタ
２２のドレインに接続される。この接続点がダイオード
接続されたディプレッション型のＭＯＳトランジスタ２
５のゲート及びソースの接続点に接続されると共に、こ
の接続点から出力端子２６が導出される。ＭＯＳｌ−ラ
ンジスタ２５のドレインが電源端子２７に接続される。
２２のドレインに接続される。この接続点がダイオード
接続されたディプレッション型のＭＯＳトランジスタ２
５のゲート及びソースの接続点に接続されると共に、こ
の接続点から出力端子２６が導出される。ＭＯＳｌ−ラ
ンジスタ２５のドレインが電源端子２７に接続される。
ＭＯＳトランジスタ２２のゲートがＭＯＳトランジスタ
２１のドレインに接続される。この接続点がダイオード
接続されたディプレッション型のＭＯＳトランジスタ２
８のゲート及びソースの接続点に接続されると共に、こ
の接続点から出力端子２９が導出される。ＭＯＳトラン
ジスタ２８のドレインが電源端子２７に接続される。
２１のドレインに接続される。この接続点がダイオード
接続されたディプレッション型のＭＯＳトランジスタ２
８のゲート及びソースの接続点に接続されると共に、こ
の接続点から出力端子２９が導出される。ＭＯＳトラン
ジスタ２８のドレインが電源端子２７に接続される。
３０及び３１がエンハンスメント型のＭＯＳトランジス
タを示し、ＭＯＳトランジスタ３０のソースとＭＯＳｌ
−ランジスタ３１のソースが共通接続される。この共通
接続点がエンハンスメント型のＭＯＳトランジスタ３４
のドレインに接続される。ＭＯＳトランジスタ３４のゲ
ートがクロック入力端子３５に接続される。ＭＯＳトラ
ンジスタ３４のソースが接地される。
タを示し、ＭＯＳトランジスタ３０のソースとＭＯＳｌ
−ランジスタ３１のソースが共通接続される。この共通
接続点がエンハンスメント型のＭＯＳトランジスタ３４
のドレインに接続される。ＭＯＳトランジスタ３４のゲ
ートがクロック入力端子３５に接続される。ＭＯＳトラ
ンジスタ３４のソースが接地される。
ＭＯＳｌ−ランジスタ３０のゲートが入力端子３２に接
続される。ＭＯＳトランジスタ３０のドレインがＭＯＳ
ｌ−ランジスタ２１のゲートとＭＯＳトランジスタ２２
のドレインの接続点に接続される。
続される。ＭＯＳトランジスタ３０のドレインがＭＯＳ
ｌ−ランジスタ２１のゲートとＭＯＳトランジスタ２２
のドレインの接続点に接続される。
ＭＯＳトランジスタ３１のゲートが入力端子３３に接続
される。ＭＯＳトランジスタ３１のドレインがＭＯＳト
ランジスタ２２のゲートとＭＯＳトランジスタ２１のド
レインの接続点に接続される。
される。ＭＯＳトランジスタ３１のドレインがＭＯＳト
ランジスタ２２のゲートとＭＯＳトランジスタ２１のド
レインの接続点に接続される。
クロック入力端子２４及び３５に、クロックφ及びこれ
と逆相のクロック１が供給される。入力端子３２及び３
３から入力データＤ及びこれと逆相のデータＤが供給さ
れる。出力端子２９及び２６から出力Ｑ及びこれと逆相
の出力ζが取り出される。クロックφがハイレベルの間
にデータＤ及びＤの書き込みがなされ、クロックφがロ
ーレベルの間、このデータが保持され、出力Ｑ及びζが
取り出される。
と逆相のクロック１が供給される。入力端子３２及び３
３から入力データＤ及びこれと逆相のデータＤが供給さ
れる。出力端子２９及び２６から出力Ｑ及びこれと逆相
の出力ζが取り出される。クロックφがハイレベルの間
にデータＤ及びＤの書き込みがなされ、クロックφがロ
ーレベルの間、このデータが保持され、出力Ｑ及びζが
取り出される。
ＭＯＳトランジスタ２２のゲートがＭＯＳトランジスタ
２１のドレインに接続され、ＭＯＳトランジスタ２１の
ゲートがＭＯＳトランジスタ２２のドレインに接続され
ている。また、これらの接読点には、ＭＯＳｌ−ランジ
スタ２１及び２２のゲート容量により、等価的に容量が
接続されている。
２１のドレインに接続され、ＭＯＳトランジスタ２１の
ゲートがＭＯＳトランジスタ２２のドレインに接続され
ている。また、これらの接読点には、ＭＯＳｌ−ランジ
スタ２１及び２２のゲート容量により、等価的に容量が
接続されている。
このため、クロックφがローレベルに立下がり、ＭＯＳ
トランジスタ２３がオンすると、ＭＯＳトランジスタ２
２のゲートとＭＯＳトランジスタ２１のドレインの接続
点及びＭＯＳトランジスタ２１のゲートとＭＯＳトラン
ジスタ２２のドレインの接続点のレベルは、ホールド状
態となる。
トランジスタ２３がオンすると、ＭＯＳトランジスタ２
２のゲートとＭＯＳトランジスタ２１のドレインの接続
点及びＭＯＳトランジスタ２１のゲートとＭＯＳトラン
ジスタ２２のドレインの接続点のレベルは、ホールド状
態となる。
クロックφがハイレベルになると、ＭＯＳトランジスタ
２３がオフする。この時、クロックｆがローレベルにな
り、ＭＯＳトランジスタ３４がオンし、入力端子３２及
び３３から供給される入力データＤ及びＤに応じてデー
タの書き込みがなされる。
２３がオフする。この時、クロックｆがローレベルにな
り、ＭＯＳトランジスタ３４がオンし、入力端子３２及
び３３から供給される入力データＤ及びＤに応じてデー
タの書き込みがなされる。
入力データＤがハイレベルで、入力データＤがローレベ
ルの時、ＭＯＳｌ−ランジスタ３０がオンし、ＭＯＳト
ランジスタ３１がオフする。このため、ＭＯＳｌ−ラン
ジスタ２１のゲートとＭＯＳトランジスタ２２のドレイ
ンの接続点にローレベルが加えられ、ＭＯＳトランジス
タ２２のゲートとＭＯＳトランジスタ２１のドレインの
接続点にハイレベルが加えられる。
ルの時、ＭＯＳｌ−ランジスタ３０がオンし、ＭＯＳト
ランジスタ３１がオフする。このため、ＭＯＳｌ−ラン
ジスタ２１のゲートとＭＯＳトランジスタ２２のドレイ
ンの接続点にローレベルが加えられ、ＭＯＳトランジス
タ２２のゲートとＭＯＳトランジスタ２１のドレインの
接続点にハイレベルが加えられる。
入力データＤがローレベルで、入力データＤがハイレベ
ルの時、ＭＯＳトランジスタ３０がオフし、ＭＯＳトラ
ンジスタ３１がオンする。このため、ＭＯＳトランジス
タ２１のゲートとＭＯＳトランジスタ２２のドレインの
接続点にハイレベルが加えられ、ＭＯＳトランジスタ２
２のゲートとＭＯＳトランジスタ２１のドレインの接続
点にローレベルが加えられる。
ルの時、ＭＯＳトランジスタ３０がオフし、ＭＯＳトラ
ンジスタ３１がオンする。このため、ＭＯＳトランジス
タ２１のゲートとＭＯＳトランジスタ２２のドレインの
接続点にハイレベルが加えられ、ＭＯＳトランジスタ２
２のゲートとＭＯＳトランジスタ２１のドレインの接続
点にローレベルが加えられる。
ＭＯＳトランジスタ２１のゲートとＭＯＳトランジスタ
２２のドレインの接続点及びＭＯＳトランジスタ２２の
ゲートとＭＯＳトランジスタ２１の接続点に加えられる
レベルに応じて、データの書き換えがなされる。
２２のドレインの接続点及びＭＯＳトランジスタ２２の
ゲートとＭＯＳトランジスタ２１の接続点に加えられる
レベルに応じて、データの書き換えがなされる。
従って、クロック入力端子２４及び３５に、第４図Ａ及
び第４図Ｂに示すクロックφ及びＩが供給され、入力端
子３２から第４図Ｃに示すデータＤが供給されると、第
４図りに示す出力Ｑが取り出される。
び第４図Ｂに示すクロックφ及びＩが供給され、入力端
子３２から第４図Ｃに示すデータＤが供給されると、第
４図りに示す出力Ｑが取り出される。
つまり、時刻ｔ０〜ｔ、では、第４図Ａ及び第４図Ｂに
示すように、クロックφがハイレベルで、クロ・ツクφ
がローレベルである。このため、時刻ｔｏ−ｚｊ、の間
は、書き込み状態である。この時、データＤは、第４図
Ｃに示すように、ローレベルのまま変化しない。このた
め、出力Ｑは、第４図りに示すようにローレベルに維持
されている。
示すように、クロックφがハイレベルで、クロ・ツクφ
がローレベルである。このため、時刻ｔｏ−ｚｊ、の間
は、書き込み状態である。この時、データＤは、第４図
Ｃに示すように、ローレベルのまま変化しない。このた
め、出力Ｑは、第４図りに示すようにローレベルに維持
されている。
時刻ｔ１〜ｔ２では、クロックφがローレベルで、クロ
ックｒがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ、〜ｔ２間では、データＤが第４図Ｃに示
すようにローレベルからハイレベルに変化しても、出力
Ｑは変化せず、第４図りに示すようにローレベルが保持
される。
ックｒがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ、〜ｔ２間では、データＤが第４図Ｃに示
すようにローレベルからハイレベルに変化しても、出力
Ｑは変化せず、第４図りに示すようにローレベルが保持
される。
時刻１ｔでクロックφがハイレベルに立上がり、クロッ
ク番がローレベルに立下がり、書き込み状態になる。デ
ータＤは、時刻ｔ、〜ｔ２の間にローレベルからハイレ
ベルに変化しているため、クロックφの立上がりで瞬時
にデータの書き換えがなされ、出力Ｑが第４図りに示す
ように、ハイレベルに変化する。
ク番がローレベルに立下がり、書き込み状態になる。デ
ータＤは、時刻ｔ、〜ｔ２の間にローレベルからハイレ
ベルに変化しているため、クロックφの立上がりで瞬時
にデータの書き換えがなされ、出力Ｑが第４図りに示す
ように、ハイレベルに変化する。
時刻ｔ、〜ｔ４では、クロックφがローレベルで、クロ
ックｆがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ３〜ｔ４間では、データＤが第４図Ｃに示
すようにハイレベルからローレベルに変化しても、出力
Ｑは変化せず、第４図りに示すようにハイレベルが維持
される。
ックｆがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ３〜ｔ４間では、データＤが第４図Ｃに示
すようにハイレベルからローレベルに変化しても、出力
Ｑは変化せず、第４図りに示すようにハイレベルが維持
される。
時刻ｔ４でクロ７りφがハイレベルに立上がり、クロッ
ク１がローレベルに立下がり、書き込み状態となる。デ
、−タＤは、時刻ｔ３〜ｔ４の間にハイレベルからロー
レベルに変化しているために、クロックφの立上がりで
瞬時にデータの書き換えがなされ、゛出力Ｑが第４図り
に示すように、ローレベルに変化する。
ク１がローレベルに立下がり、書き込み状態となる。デ
、−タＤは、時刻ｔ３〜ｔ４の間にハイレベルからロー
レベルに変化しているために、クロックφの立上がりで
瞬時にデータの書き換えがなされ、゛出力Ｑが第４図り
に示すように、ローレベルに変化する。
上述の構成の従来のＤ−フリップフロップは、追従性が
良好で高速動作が可能なものである。しかし、クロック
φがハイレベルで、出力Ｑ及びζがホールドされている
状態の時でも、ＭＯＳトランジスタ２５或いは２８から
絶えず大電流が流れている。このため、消費電力が大き
いものである。
良好で高速動作が可能なものである。しかし、クロック
φがハイレベルで、出力Ｑ及びζがホールドされている
状態の時でも、ＭＯＳトランジスタ２５或いは２８から
絶えず大電流が流れている。このため、消費電力が大き
いものである。
第５図は、第３図に示す従来のＤ−フリップフロップに
おいて、ダイオード接続されたＭＯＳトランジスタ２５
及び２８の代わりに、抵抗値の大きい抵抗３５及び３６
を用いたものである。このように、ダイオード接続され
たＭＯＳトランジスタ２５及び２８の代わりに抵抗値の
大きい抵抗３５及び３６を用いることにより、大電流が
流れることがなくなり、消費電力が小さくなる。
おいて、ダイオード接続されたＭＯＳトランジスタ２５
及び２８の代わりに、抵抗値の大きい抵抗３５及び３６
を用いたものである。このように、ダイオード接続され
たＭＯＳトランジスタ２５及び２８の代わりに抵抗値の
大きい抵抗３５及び３６を用いることにより、大電流が
流れることがなくなり、消費電力が小さくなる。
しかし、このように抵抗値の大きい抵抗３５及び３６を
用いると、第６図に示すように、データの書き換えがな
される時刻ｔ２で、出力Ｑが瞬時に変化せず、立上がり
がなまってしまう。これは、抵抗３５及び３６の抵抗値
が大きいため、ＭＯＳトランジスタ２１及び２２のゲー
ト容量に十分な電流を与えることができず、充電時間に
時間がかかってしまうからである。このため、このよう
な第５図に示すＤ−フリップフロップでは、消費電力は
小さいが高速動作が難しい。
用いると、第６図に示すように、データの書き換えがな
される時刻ｔ２で、出力Ｑが瞬時に変化せず、立上がり
がなまってしまう。これは、抵抗３５及び３６の抵抗値
が大きいため、ＭＯＳトランジスタ２１及び２２のゲー
ト容量に十分な電流を与えることができず、充電時間に
時間がかかってしまうからである。このため、このよう
な第５図に示すＤ−フリップフロップでは、消費電力は
小さいが高速動作が難しい。
上述のように、第３図に示す従来のＤ−フリップフロッ
プは、出力波形がなまらず、高速動作が可能であるが、
消費電力が大きいという問題点があった。また、第５図
に示す従来のＤ−フリップフロップは、消費電力は小さ
いが、出力波形がなまり、高速動作を行うことができな
いという問題点があった。
プは、出力波形がなまらず、高速動作が可能であるが、
消費電力が大きいという問題点があった。また、第５図
に示す従来のＤ−フリップフロップは、消費電力は小さ
いが、出力波形がなまり、高速動作を行うことができな
いという問題点があった。
従って、この発明の目的は、出力波形がなまらず、高速
動作が可能で、然も消費電力の小さいフリップフロップ
を提供することにある。
動作が可能で、然も消費電力の小さいフリップフロップ
を提供することにある。
この発明は、第１及び第２のＭＯＳトランジスタ１０及
び１１の互いのソース接続点に接続された第３のＭＯＳ
トランジスタ１４と第１及び第２のＭＯＳトランジスタ
１０及び１１の夫々のドレインに接続された第４及び第
５のＭＯＳトランジスタ１６及び１７からなり、第３、
第４及び第５のＭＯＳトランジスタ１４，１６及び１７
が共通のクロックにより動作される差動接続と、第６及
び第７のＭＯＳトランジスタ１及び２の互いのドレイン
及びゲートが接続され各ドレイン・ゲートの接続点に負
荷が接続された回路とを備え、第１のＭＯＳＩ−ランジ
スタｌＯのドレインと第６のＭＯＳトランジスタｌのゲ
ート及び第７のＭＯＳトランジスタ２のドレインの接続
点とが接続され、第２のＭＯＳトランジスタ１１のドレ
インと第７のＭＯＳトランジスタ２のゲート及び第６の
ＭＯＳトランジスタ１のドレインの接続点とが接続され
たことを特徴とするフリ・７ブフロンブ〔作用〕 大電流を必要とするのは、データの書き換えの時である
。このため、ホールド状態の間は、大きな電流を流さず
、データの書き換えの間だけ大電流を流すことで、高速
動作を可能とし、然も消費電力を低減する。
び１１の互いのソース接続点に接続された第３のＭＯＳ
トランジスタ１４と第１及び第２のＭＯＳトランジスタ
１０及び１１の夫々のドレインに接続された第４及び第
５のＭＯＳトランジスタ１６及び１７からなり、第３、
第４及び第５のＭＯＳトランジスタ１４，１６及び１７
が共通のクロックにより動作される差動接続と、第６及
び第７のＭＯＳトランジスタ１及び２の互いのドレイン
及びゲートが接続され各ドレイン・ゲートの接続点に負
荷が接続された回路とを備え、第１のＭＯＳＩ−ランジ
スタｌＯのドレインと第６のＭＯＳトランジスタｌのゲ
ート及び第７のＭＯＳトランジスタ２のドレインの接続
点とが接続され、第２のＭＯＳトランジスタ１１のドレ
インと第７のＭＯＳトランジスタ２のゲート及び第６の
ＭＯＳトランジスタ１のドレインの接続点とが接続され
たことを特徴とするフリ・７ブフロンブ〔作用〕 大電流を必要とするのは、データの書き換えの時である
。このため、ホールド状態の間は、大きな電流を流さず
、データの書き換えの間だけ大電流を流すことで、高速
動作を可能とし、然も消費電力を低減する。
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１及び２がエンハンスメント
型のＭＯＳトランジスタを示し、ＭＯＳトランジスタ１
のソースとＭＯＳＩ−ランジスタ２のソースが共通接続
される。この共通接続点にエンハンスメント型のＭＯＳ
トランジスタ３のドレインが接続される。ＭＯＳＩ−ラ
ンジスタ３のゲートがクロック入力端子４に接続される
。ＭＯＳトランジスタ３のソースが接地される。
明する。第１図において、１及び２がエンハンスメント
型のＭＯＳトランジスタを示し、ＭＯＳトランジスタ１
のソースとＭＯＳＩ−ランジスタ２のソースが共通接続
される。この共通接続点にエンハンスメント型のＭＯＳ
トランジスタ３のドレインが接続される。ＭＯＳＩ−ラ
ンジスタ３のゲートがクロック入力端子４に接続される
。ＭＯＳトランジスタ３のソースが接地される。
ＭＯＳＩ−ランジスタ１のゲートがＭＯＳトランジスタ
２のドレインに接続される。この接続点が抵抗値の大き
い抵抗５を介して電源端子７に接続されると共に、この
接続点から出力端子６が導出される。
２のドレインに接続される。この接続点が抵抗値の大き
い抵抗５を介して電源端子７に接続されると共に、この
接続点から出力端子６が導出される。
ＭＯＳトランジスタ２のゲートがＭＯＳＩ−ランジスタ
ｌのドレインに接続される。この接続点が抵抗値の大き
い抵抗８を介して電源端子７に接読されると共に、この
接続点から出力端子９が導出される。
ｌのドレインに接続される。この接続点が抵抗値の大き
い抵抗８を介して電源端子７に接読されると共に、この
接続点から出力端子９が導出される。
１０及び１１がエンハンスメント型のＭＯＳトランジス
タを示し、ＭＯＳトランジスタ１０のソースとＭＯＳト
ランジスタ１１のソースが共通接続される。この共通接
続点がエンハンスメント型のＭＯＳトランジスタ１４の
ドレインに接続される。ＭＯＳＩ−ランジスタ１４のゲ
ートがクロック入力端子１５に接続される。ＭＯＳトラ
ンジスタ１４のソースが接地される。
タを示し、ＭＯＳトランジスタ１０のソースとＭＯＳト
ランジスタ１１のソースが共通接続される。この共通接
続点がエンハンスメント型のＭＯＳトランジスタ１４の
ドレインに接続される。ＭＯＳＩ−ランジスタ１４のゲ
ートがクロック入力端子１５に接続される。ＭＯＳトラ
ンジスタ１４のソースが接地される。
ＭＯＳＩ−ランジスタｌＯのゲートが入力端子１２に接
続される。ＭＯＳトランジスタ１０のドレインがＭＯＳ
トランジスタ１のゲートとＭＯＳトランジスタ２０ドレ
インの接続点に接続されると共に、ＭＯＳトランジスタ
１６のソースに接続される。ＭＯＳＩ−ランジスタ１６
のドレインが電源端子７に接続される。
続される。ＭＯＳトランジスタ１０のドレインがＭＯＳ
トランジスタ１のゲートとＭＯＳトランジスタ２０ドレ
インの接続点に接続されると共に、ＭＯＳトランジスタ
１６のソースに接続される。ＭＯＳＩ−ランジスタ１６
のドレインが電源端子７に接続される。
ＭＯＳトランジスタ１１のゲートが入力端子１３に接続
される。ＭＯＳトランジスタ１１のドレインがＭＯＳト
ランジスタ２のゲートとＭＯＳトランジスタ１のドレイ
ンの接続点に接続されると共に、ＭＯＳトランジスタ１
７のソースに接続される。ＭＯＳトランジスタ１７のド
レインが電源端子７に接続される。
される。ＭＯＳトランジスタ１１のドレインがＭＯＳト
ランジスタ２のゲートとＭＯＳトランジスタ１のドレイ
ンの接続点に接続されると共に、ＭＯＳトランジスタ１
７のソースに接続される。ＭＯＳトランジスタ１７のド
レインが電源端子７に接続される。
ＭＯＳＩ−ランジスタ１６のゲートとＭＯＳＩ−ランジ
スタ１７のゲートが共通接続され、この共通接続点から
クロック入力端子１８が導出される。
スタ１７のゲートが共通接続され、この共通接続点から
クロック入力端子１８が導出される。
ＭＯＳトランジスタ１６及び１７は、エンハンスメント
型のＭＯＳトランジスタで、このＭＯＳトランジスタ１
６及び１７の相互コンダクタンスは、他のＭＯＳトラン
ジスタ１．２．３．１０。
型のＭＯＳトランジスタで、このＭＯＳトランジスタ１
６及び１７の相互コンダクタンスは、他のＭＯＳトラン
ジスタ１．２．３．１０。
１１、１４の相互コンダクタンスよりも小さいものが用
いられる。
いられる。
クロック入力端子４及び５に、クロックφ及びこれと逆
相のクロ・ツク１が供給される。クロック入力端子１８
にクロックＩが供給される。入力端子１２及び１３から
入力データＤ及びこれと逆相のデータＤが供給される。
相のクロ・ツク１が供給される。クロック入力端子１８
にクロックＩが供給される。入力端子１２及び１３から
入力データＤ及びこれと逆相のデータＤが供給される。
出力端子９及び６から出力Ｑ及びこれと逆相の出力ζが
取り出される。
取り出される。
クロックφがハイレベルの間にデータＤ及び〕の書き込
みがなされ、クロックφがローレベルになると、このデ
ータが保持され、出力Ｑ及びζが取り出される。
みがなされ、クロックφがローレベルになると、このデ
ータが保持され、出力Ｑ及びζが取り出される。
ＭＯＳトランジスタ２のゲートがＭＯＳトランジスタ１
のドレインに接続され、ＭＯＳＩ−ランジスタ１のゲー
トがＭＯＳトランジスタ２のドレインに接続されている
。また、これらの接続点には、ＭＯＳトランジスタ１及
び２のゲート容量により、等測的に容量が接続されてい
る。このため、クロツクφがローレベルに立下がり、Ｍ
ｏ５トランジスタ３がオンすると、ＭＯＳトランジスタ
２のゲートとＭｏ３トランジスタ１のドレインの接続点
及びＭＯＳトランジスタ１のゲートとＭｏ３Ｉ−ランジ
スタ２のドレインの接続点のレベルは、ホールド状態と
なる。
のドレインに接続され、ＭＯＳＩ−ランジスタ１のゲー
トがＭＯＳトランジスタ２のドレインに接続されている
。また、これらの接続点には、ＭＯＳトランジスタ１及
び２のゲート容量により、等測的に容量が接続されてい
る。このため、クロツクφがローレベルに立下がり、Ｍ
ｏ５トランジスタ３がオンすると、ＭＯＳトランジスタ
２のゲートとＭｏ３トランジスタ１のドレインの接続点
及びＭＯＳトランジスタ１のゲートとＭｏ３Ｉ−ランジ
スタ２のドレインの接続点のレベルは、ホールド状態と
なる。
クロックφがハイレベルになると、ＭＯＳトランジスタ
３がオフする。この時、クロック１がハイレベルになり
、Ｍｏ５トランジスタ１４がオンすると共に、Ｍｏ３ト
ランジスタ１６及び１７がオンし、入力端子１２及び１
３から供給される入力データＤ及びＤに応じてデータの
書き込みがなされる。
３がオフする。この時、クロック１がハイレベルになり
、Ｍｏ５トランジスタ１４がオンすると共に、Ｍｏ３ト
ランジスタ１６及び１７がオンし、入力端子１２及び１
３から供給される入力データＤ及びＤに応じてデータの
書き込みがなされる。
入力データＤがハイレベルで、入力データＤがローレベ
ルの時、ＭＯＳトランジスタ１０がオンし、Ｍｏ３Ｉ−
ランジスタ１１がオフする。このため、ＭＯＳトランジ
スタ１のゲートとＭＯＳトランジスタ２のドレインの接
続点にローレベルが加えられ、Ｍｏ３Ｉ−ランジスタ２
のゲートとＭＯＳトランジスタ１のドレインの接続点に
ハイレベルが加えられる。
ルの時、ＭＯＳトランジスタ１０がオンし、Ｍｏ３Ｉ−
ランジスタ１１がオフする。このため、ＭＯＳトランジ
スタ１のゲートとＭＯＳトランジスタ２のドレインの接
続点にローレベルが加えられ、Ｍｏ３Ｉ−ランジスタ２
のゲートとＭＯＳトランジスタ１のドレインの接続点に
ハイレベルが加えられる。
入力データＤがローレベルで、入力データＤがハイレベ
ルの時、Ｍｏ５）う、ンジスタ１０がオフし、ＭＯＳト
ランジスタ１１がオンする。このため、Ｍｏ３トランジ
スタ１のゲートとＭｏＳトランジスタ２のドレインの接
続点にハイレベルが加えられ、Ｍｏ３トランジスタ２の
ゲートとＭＯＳトランジスタ１のドレインの接続点にロ
ーレベルが加えられる。
ルの時、Ｍｏ５）う、ンジスタ１０がオフし、ＭＯＳト
ランジスタ１１がオンする。このため、Ｍｏ３トランジ
スタ１のゲートとＭｏＳトランジスタ２のドレインの接
続点にハイレベルが加えられ、Ｍｏ３トランジスタ２の
ゲートとＭＯＳトランジスタ１のドレインの接続点にロ
ーレベルが加えられる。
この時、Ｍｏ３トランジスタ１６及び１７は、オン状態
にある。従って、Ｍｏ５トランジスタ１のゲートとＭｏ
３トランジスタ２のドレインの接続点及びＭｏ５トラン
ジスタ２のゲートとＭＯＳトランジスタ１の接続点に加
えられるレベルに応じて、Ｍｏ３トランジスタ１６及び
１７からＭＯＳトランジスタ１及び２のゲート容量に充
電電流が流れ込む。
にある。従って、Ｍｏ５トランジスタ１のゲートとＭｏ
３トランジスタ２のドレインの接続点及びＭｏ５トラン
ジスタ２のゲートとＭＯＳトランジスタ１の接続点に加
えられるレベルに応じて、Ｍｏ３トランジスタ１６及び
１７からＭＯＳトランジスタ１及び２のゲート容量に充
電電流が流れ込む。
従って、クロック入力端子４及び５に、第２図Ａ及び第
２図Ｂに示すクロックφ及び１が供給され、クロック入
力端子１８にクロックｉが供給され、入力端子１２から
第２図Ｃに示すデータＤが供給されると、第２図りに示
す出力Ｑが取り出される。
２図Ｂに示すクロックφ及び１が供給され、クロック入
力端子１８にクロックｉが供給され、入力端子１２から
第２図Ｃに示すデータＤが供給されると、第２図りに示
す出力Ｑが取り出される。
つまり、時刻ｔ０〜ｔ１では、第２図Ａ及び第２図Ｂに
示すように、クロックφがハイレベルで、クロックＩが
ローレベルである。このため、時刻ｔ０〜ｔ、の間は、
書き込み状態である。この時、データＤは、第２図Ｃに
示すように、ローレベルのまま変化しない。このため、
出力Ｑは、第２図りに示すようにローレベルに維持され
ている。
示すように、クロックφがハイレベルで、クロックＩが
ローレベルである。このため、時刻ｔ０〜ｔ、の間は、
書き込み状態である。この時、データＤは、第２図Ｃに
示すように、ローレベルのまま変化しない。このため、
出力Ｑは、第２図りに示すようにローレベルに維持され
ている。
時刻１．〜ｔ２では、クロックφがローレベルで、クロ
ックｆがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ、ｘｔ、間では、データＤが第２図Ｃに示
すようにローレベルからハイレベルに変化しても、出力
Ｑは変化せず、第２図りに示すようにローレベルが保持
される。この時、Ｍｏ３トランジスタ１６及び１７がオ
フしているため、大電流は流れない。
ックｆがハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ、ｘｔ、間では、データＤが第２図Ｃに示
すようにローレベルからハイレベルに変化しても、出力
Ｑは変化せず、第２図りに示すようにローレベルが保持
される。この時、Ｍｏ３トランジスタ１６及び１７がオ
フしているため、大電流は流れない。
時刻ｔ２でクロックφがハイレベルに立上がり、クロッ
クｆがローレベルに立下がり、書き込み状態になる。デ
ータＤは、時刻ｔ１〜１ｔの間にローレベルからハイレ
ベルに変化している。この時、Ｍｏ５トランジスタ１６
及び１７がオンし、ＭＯＳトランジスタ１及び２のゲー
ト容量に十分な充電電流を流せる。このため、クロック
φの立上がりで瞬時にデータの書き込みがなされ、出力
Ｑが第２図りに示すように、ハイレベルに変化する。
クｆがローレベルに立下がり、書き込み状態になる。デ
ータＤは、時刻ｔ１〜１ｔの間にローレベルからハイレ
ベルに変化している。この時、Ｍｏ５トランジスタ１６
及び１７がオンし、ＭＯＳトランジスタ１及び２のゲー
ト容量に十分な充電電流を流せる。このため、クロック
φの立上がりで瞬時にデータの書き込みがなされ、出力
Ｑが第２図りに示すように、ハイレベルに変化する。
時刻ｔ３〜ｔ４では、クロックφがローレベルで、クロ
ック１がハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ３〜ｔ４間では、データＤが第２図Ｃに示
すようにハイレベルからローレベルに変化しても、出力
Ｑは変化せず、第２図りに示すようにハイレベルが維持
される。この時、Ｍｏ３トランジスタ１６及び１７がオ
フしているため、大電流は流れない。
ック１がハイレベルとなり、ホールド状態となる。この
ため、時刻ｔ３〜ｔ４間では、データＤが第２図Ｃに示
すようにハイレベルからローレベルに変化しても、出力
Ｑは変化せず、第２図りに示すようにハイレベルが維持
される。この時、Ｍｏ３トランジスタ１６及び１７がオ
フしているため、大電流は流れない。
時刻ｔ、でクロックφがハイレベルに立上がり、クロッ
クｆがローレベルに立下がり、書き込み状態となる。デ
ータＤは、時刻ｔ、〜ｔ４の間にハイレベルからローレ
ベルに変化しているために、クロックφの立上がりで瞬
時にデータの書き換えがなされ、出力Ｑが第２図りに示
すように、ローレベルに変化する。
クｆがローレベルに立下がり、書き込み状態となる。デ
ータＤは、時刻ｔ、〜ｔ４の間にハイレベルからローレ
ベルに変化しているために、クロックφの立上がりで瞬
時にデータの書き換えがなされ、出力Ｑが第２図りに示
すように、ローレベルに変化する。
尚、ＭＯＳトランジスタ１及び２の互いのソースの接続
点は、ＭＯＳトランジスタ３を介さず、そのまま接地す
るようにしても良い。
点は、ＭＯＳトランジスタ３を介さず、そのまま接地す
るようにしても良い。
この発明に依れば、ホールド状態の時はＭＯＳトランジ
スタ１０，１１．１６．１７がオフ状態とされ、書き込
み状態の時だけＭＯＳトランジスタｔｏ、１１．１６．
１７がオンする。このため、大電流を必要としないホー
ルド状態の時には、大きな電流が流れず、データの書き
換えのための大電流を必要とする書き込み状態の時だけ
大きな電流が流される。従って、高速動作を行うことが
でき、然も消費電力の小さいフリップフロップが実現で
きる。
スタ１０，１１．１６．１７がオフ状態とされ、書き込
み状態の時だけＭＯＳトランジスタｔｏ、１１．１６．
１７がオンする。このため、大電流を必要としないホー
ルド状態の時には、大きな電流が流れず、データの書き
換えのための大電流を必要とする書き込み状態の時だけ
大きな電流が流される。従って、高速動作を行うことが
でき、然も消費電力の小さいフリップフロップが実現で
きる。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の説明に用いる波形図、第３図は従来のフ
リップフロップの一例の接続図・第４図は従来のフリッ
プフロップの一例の説明に用いる波形図、第５図は従来
のフリップフロップの他の例の接続図、第６図は従来の
フリップフロップの他の例の説明に用いる波形図である
。 ４．１５．１８：クロック入力端子、６，９：出力端子
、７：電源端子、１２，１３：データ入力端子。
明の一実施例の説明に用いる波形図、第３図は従来のフ
リップフロップの一例の接続図・第４図は従来のフリッ
プフロップの一例の説明に用いる波形図、第５図は従来
のフリップフロップの他の例の接続図、第６図は従来の
フリップフロップの他の例の説明に用いる波形図である
。 ４．１５．１８：クロック入力端子、６，９：出力端子
、７：電源端子、１２，１３：データ入力端子。
Claims (1)
- 第１及び第２のＭＯＳトランジスタの互いのソース接続
点に接続された第３のＭＯＳトランジスタと上記第１及
び第２のＭＯＳトランジスタの夫々のドレインに接続さ
れた第４及び第５のＭＯＳトランジスタからなり、上記
第３及び第４及び第５のＭＯＳトランジスタが共通のク
ロックにより動作される差動接続と、第６及び第７のＭ
ＯＳトランジスタの互いのドレイン及びゲートが接続さ
れ各ドレイン・ゲートの接続点に負荷が接続された回路
とを備え、上記第１のＭＯＳトランジスタのドレインと
上記第６のＭＯＳトランジスタのゲート及び上記第７の
ＭＯＳトランジスタのドレインの接続点とが接続され、
上記第２のＭＯＳトランジスタのドレインと上記第７の
ＭＯＳトランジスタのゲート及び上記第６のＭＯＳトラ
ンジスタのドレインの接続点とが接続されたことを特徴
とするフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192931A JPS6170814A (ja) | 1984-09-14 | 1984-09-14 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192931A JPS6170814A (ja) | 1984-09-14 | 1984-09-14 | フリツプフロツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170814A true JPS6170814A (ja) | 1986-04-11 |
Family
ID=16299374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192931A Pending JPS6170814A (ja) | 1984-09-14 | 1984-09-14 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250984A (ja) * | 1995-01-13 | 1996-09-27 | Nec Corp | 論理回路 |
| EP1160983A3 (en) * | 2000-05-31 | 2009-09-23 | Nippon Telegraph and Telephone Corporation | Differential type logic circuit |
-
1984
- 1984-09-14 JP JP59192931A patent/JPS6170814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250984A (ja) * | 1995-01-13 | 1996-09-27 | Nec Corp | 論理回路 |
| EP1160983A3 (en) * | 2000-05-31 | 2009-09-23 | Nippon Telegraph and Telephone Corporation | Differential type logic circuit |
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