JPS6171648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6171648A JPS6171648A JP59193010A JP19301084A JPS6171648A JP S6171648 A JPS6171648 A JP S6171648A JP 59193010 A JP59193010 A JP 59193010A JP 19301084 A JP19301084 A JP 19301084A JP S6171648 A JPS6171648 A JP S6171648A
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- JP
- Japan
- Prior art keywords
- ion implantation
- layer
- groove
- substrate
- channel cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチャネルカットの位置精度を向上すると共に製
造工程を短縮した半導体装置の製造方法に関する。
造工程を短縮した半導体装置の製造方法に関する。
情報処理の高速化と大容量化を実現するためにＩＣ，Ｌ
ＳＩなどの半導体装置は単位素子の小形化と集積化とが
進められている。
ＳＩなどの半導体装置は単位素子の小形化と集積化とが
進められている。
ここで、ＩＣにはバイポーラトランジスタを用いたもの
とＭＯＳ）ランジスタを用いたものとがあるが、本発明
はバイポーラトランジスタを用いてなるＩＣの素子間分
離用チャネル力、トの製造法に関するものである。
とＭＯＳ）ランジスタを用いたものとがあるが、本発明
はバイポーラトランジスタを用いてなるＩＣの素子間分
離用チャネル力、トの製造法に関するものである。
ここでバイポーラＩＣとＭＯ３ＩＣとを比較すると、前
者は回路構成が多少複雑となるが、信号処理の高速化が
可能と云う長所をもっている。
者は回路構成が多少複雑となるが、信号処理の高速化が
可能と云う長所をもっている。
第２図はバイポーラｒＣの従来の製造工程を示す断面図
である。
である。
以下Ｐ型のシリコン基板を使用して素子形成を行う場合
について説明する。
について説明する。
最初の工程は埋め込み拡散層の形成であり、基板を高温
で加熱して第２図（Ａ）に示すように基板１の上に二酸
化珪素（Ｓｉ０２）からなり厚さ約５０００人の酸化物
層２を形成し、次に同図ＣＢ）に示すように埋め込み拡
散層の形成位置の酸化物層２に写真食刻技術（ホトリソ
グラフィ）を用いて窓開けし、ここから酸化アンチモン
（Ｓｂ２０３）を使ってアンチモン（Ｓｂ ）のガス拡
散を行い、Ｎ＋の導電型をもつ埋め込み拡散層３を形成
する。
で加熱して第２図（Ａ）に示すように基板１の上に二酸
化珪素（Ｓｉ０２）からなり厚さ約５０００人の酸化物
層２を形成し、次に同図ＣＢ）に示すように埋め込み拡
散層の形成位置の酸化物層２に写真食刻技術（ホトリソ
グラフィ）を用いて窓開けし、ここから酸化アンチモン
（Ｓｂ２０３）を使ってアンチモン（Ｓｂ ）のガス拡
散を行い、Ｎ＋の導電型をもつ埋め込み拡散層３を形成
する。
次に、この上に同図（Ｃ）に示すようにＮ型のエピタキ
シャル層４を成長させる。
シャル層４を成長させる。
次に各ＩＣの素子間分離を行うことが必要で、同図（Ｄ
）に示すように、エピタキシャル層４の上に化学気相成
長法（ＣＶＤ法）により窒化珪素（ＳｉｘＮａ）層５を
約２０００人の厚さに形成した後、その上にスピンコー
ド法を用いてレジスト膜６を被覆する。
）に示すように、エピタキシャル層４の上に化学気相成
長法（ＣＶＤ法）により窒化珪素（ＳｉｘＮａ）層５を
約２０００人の厚さに形成した後、その上にスピンコー
ド法を用いてレジスト膜６を被覆する。
次に同図（Ｅ）に示すように素子間分離を行う位置のレ
ジスト膜６を窓開けし、プラズマエツチングによりＳｉ
３ Ｎ４層５と、その下にあるエピタキシャル層４の
エツチングを行って溝７を作り、次にこの溝７の底部に
例えば硼素（Ｂ）イオンのイオン注入を行って高濃度の
Ｐ層特性を示すチャネルカット層８をつくる。
ジスト膜６を窓開けし、プラズマエツチングによりＳｉ
３ Ｎ４層５と、その下にあるエピタキシャル層４の
エツチングを行って溝７を作り、次にこの溝７の底部に
例えば硼素（Ｂ）イオンのイオン注入を行って高濃度の
Ｐ層特性を示すチャネルカット層８をつくる。
このようにチャネルカット層８を底部に備えた溝７は次
に水蒸気を含んだ雰囲気中で行われる高温酸化処理によ
りＳｉＯ２によって封孔されて素子間分離が完成する。
に水蒸気を含んだ雰囲気中で行われる高温酸化処理によ
りＳｉＯ２によって封孔されて素子間分離が完成する。
ここでチャネルカット層８の必要条件は第２図（Ｅ）に
示すように溝７の直下に形成されていることで、このた
めには溝７が方向性をもって基板面に垂直に開けられて
おり、この底部にチャネルカット層８が形成されている
ことである。
示すように溝７の直下に形成されていることで、このた
めには溝７が方向性をもって基板面に垂直に開けられて
おり、この底部にチャネルカット層８が形成されている
ことである。
然し、プラズマエ・ノチングは方向性を持たぬために第
３図に拡大図を示すように溝７の底部は弯曲した状態と
なり易く、イオン注入も厳密には溝７の底部ばかりでな
く注入角度のバラツキによって周辺部に打ち込まれるイ
オンも存在することからチャネルカット層８は溝７の上
部にも拡がり易く、以後の工程において同図に示すよう
にＳｉ ３層４層５を除去し、バイポーラＩＣ形成のた
めにＰ型層９をエピタキシャル成長させ、エミッタ１０
゜ベース１１などの素子形成を行う際に、Ｐ型層９とチ
ャネルカット層８とが短絡しているため良品がとれない
と云う問題がある。
３図に拡大図を示すように溝７の底部は弯曲した状態と
なり易く、イオン注入も厳密には溝７の底部ばかりでな
く注入角度のバラツキによって周辺部に打ち込まれるイ
オンも存在することからチャネルカット層８は溝７の上
部にも拡がり易く、以後の工程において同図に示すよう
にＳｉ ３層４層５を除去し、バイポーラＩＣ形成のた
めにＰ型層９をエピタキシャル成長させ、エミッタ１０
゜ベース１１などの素子形成を行う際に、Ｐ型層９とチ
ャネルカット層８とが短絡しているため良品がとれない
と云う問題がある。
バイポーラＩＣの製造工程において素子間分離のために
境界部をドライエツチングして溝を作り、その底部にイ
オン注入を行ってチャネルカット層を形成する工程にお
いて、プラズマエツチングの等方性とイオン注入角度の
バラツキによって溝が基板面に対し垂直に正しく形成さ
れず、また溝の側面にもチャネルカット注入が起こって
しまう点が問題であった。
境界部をドライエツチングして溝を作り、その底部にイ
オン注入を行ってチャネルカット層を形成する工程にお
いて、プラズマエツチングの等方性とイオン注入角度の
バラツキによって溝が基板面に対し垂直に正しく形成さ
れず、また溝の側面にもチャネルカット注入が起こって
しまう点が問題であった。
上記の問題は半導体基板上に異種導電型の埋め込み拡散
層、エピタキシャル成長層、絶縁層と順次層形成を行っ
た後、該絶縁層をパターンニングして半導体基板の選択
エツチングを行い、引き続いてチャネルカット用のイオ
ン注入を行うバイポーラＩＣの製造工程において、イオ
ン注入条件を選択し、イオン注入とスパッタとを同時に
進行させてエツチング溝の底部にチャネルカット層を形
成する半導体装置の製造方法をとることにより解決する
ことができる。
層、エピタキシャル成長層、絶縁層と順次層形成を行っ
た後、該絶縁層をパターンニングして半導体基板の選択
エツチングを行い、引き続いてチャネルカット用のイオ
ン注入を行うバイポーラＩＣの製造工程において、イオ
ン注入条件を選択し、イオン注入とスパッタとを同時に
進行させてエツチング溝の底部にチャネルカット層を形
成する半導体装置の製造方法をとることにより解決する
ことができる。
本発明はイオン注入条件を選択するとスパッタとイオン
注入とが同時に起こることに着目し、これを溝の形成と
チャネルカット層の形成に用いるものである。
注入とが同時に起こることに着目し、これを溝の形成と
チャネルカット層の形成に用いるものである。
すなわちイオン注入が行われると共にその領域がスパッ
タされ、結果として垂直に方向性をもってドライエツチ
ングが行われると共にその下にチャネルカット層ができ
ることを利用する。
タされ、結果として垂直に方向性をもってドライエツチ
ングが行われると共にその下にチャネルカット層ができ
ることを利用する。
半導体基板にイオン注入を行う場合、注入エネルギが１
０Ｋｅ Ｖ以上の高いエネルギ領域ではイオン注入だけ
が行われ、エネルギ値に比例して深く打ち込まれるが、
約１０Ｋｅ Ｖ以下のエネルギ領域ではイオン注入にス
パッタ現象が加わる領域があり、このエネルギ領域より
更に下がるとイオンの注入は起こらず、表面への析出の
みとなる。
０Ｋｅ Ｖ以上の高いエネルギ領域ではイオン注入だけ
が行われ、エネルギ値に比例して深く打ち込まれるが、
約１０Ｋｅ Ｖ以下のエネルギ領域ではイオン注入にス
パッタ現象が加わる領域があり、このエネルギ領域より
更に下がるとイオンの注入は起こらず、表面への析出の
みとなる。
本発明はこの現象を利用するもので、このようにエンチ
ングとイオン注入が同時に進行する条件を用いると従来
のようにイオン注入角度のハラツキによって溝の側面に
もチャネルカット注入が行われると云う問題を無くする
ことができる。
ングとイオン注入が同時に進行する条件を用いると従来
のようにイオン注入角度のハラツキによって溝の側面に
もチャネルカット注入が行われると云う問題を無くする
ことができる。
第１図は本発明を実施して形成した素子間分離部近傍の
断面図で、先に第２図（Ｄ）と（Ｅ）で説明したように
／＃７の形成予定部のレジスト膜６に窓開けを行った後
、イオン注入装置に基板を装着し、硼素イオン（Ｂ＋）
を６ＫｅＶ、 ドース量５ Ｘ １０” ／ ｃｎｔ
の条件で注入を行う。
断面図で、先に第２図（Ｄ）と（Ｅ）で説明したように
／＃７の形成予定部のレジスト膜６に窓開けを行った後
、イオン注入装置に基板を装着し、硼素イオン（Ｂ＋）
を６ＫｅＶ、 ドース量５ Ｘ １０” ／ ｃｎｔ
の条件で注入を行う。
このときイオン注入は基板に対して直角に行われると共
に、その部分はスパツクされて飛散するため、第１図に
示すように顕著な方向性をもって基板のエツチングか進
行して溝１２ができると共に、その底部にはＢ＋が添加
されたチャネルカット層Ｉ３か正しく形成される。
に、その部分はスパツクされて飛散するため、第１図に
示すように顕著な方向性をもって基板のエツチングか進
行して溝１２ができると共に、その底部にはＢ＋が添加
されたチャネルカット層Ｉ３か正しく形成される。
以後、従来と同様に水蒸気の存在のもとて高温で酸化し
て溝１２をＳｉ ０２層で埋め、次ぎに先に作ったエピ
タキシャル層４に不純物の拡散を行って、その上部をＰ
型層９に変え、従来と同様にエミッタ１０．ベース１１
などを形成してバイポーラＩＣを形成すると素子間分離
が正しく行われているために、従来のようにベース領域
とチャネルカット層とが短絡する可能性はなく、そのた
め収率と特性の向上が可能となる。
て溝１２をＳｉ ０２層で埋め、次ぎに先に作ったエピ
タキシャル層４に不純物の拡散を行って、その上部をＰ
型層９に変え、従来と同様にエミッタ１０．ベース１１
などを形成してバイポーラＩＣを形成すると素子間分離
が正しく行われているために、従来のようにベース領域
とチャネルカット層とが短絡する可能性はなく、そのた
め収率と特性の向上が可能となる。
以上説明したように本発明の実施により、素子間分離形
成を行う工程において、溝の形状不良或いは溝とチャネ
ルカット層との位置合わせ不良が原因で発生する収率の
低下や特性不良をなくすることができ、また本発明の実
施により、工程の短縮が可能となる。
成を行う工程において、溝の形状不良或いは溝とチャネ
ルカット層との位置合わせ不良が原因で発生する収率の
低下や特性不良をなくすることができ、また本発明の実
施により、工程の短縮が可能となる。
第１図は本発明を実施した素子間分離部近傍の断面図、
第２図（Ａ）乃至（Ｅ）はバイポーラＩＣの製造工程を
説明する断面図、 第３図は従来工程による素子間分離部近傍の断面図、 である。 図において ｌは基板、 ２は酸化物層、３は埋め込み
拡散層、 ４はエピタキシャル層、５は窒化珪素層
、 ６はレジスト膜、７．１２は溝、 ８．１３はチャネルカット層、 である。
説明する断面図、 第３図は従来工程による素子間分離部近傍の断面図、 である。 図において ｌは基板、 ２は酸化物層、３は埋め込み
拡散層、 ４はエピタキシャル層、５は窒化珪素層
、 ６はレジスト膜、７．１２は溝、 ８．１３はチャネルカット層、 である。
Claims (1)
- 半導体基板上に異種導電型の埋め込み拡散層、エピタキ
シャル成長層、絶縁層と順次層形成を行った後、該絶縁
層をパターンニングして半導体基板の選択エッチングを
行い、引き続いてチャネルカット用のイオン注入を行う
バイポーラＩＣの製造工程において、イオン注入条件を
選択し、イオン注入とスパッタとを同時に進行させてエ
ッチング溝の底部にチャネルカット層を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193010A JPS6171648A (ja) | 1984-09-14 | 1984-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193010A JPS6171648A (ja) | 1984-09-14 | 1984-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171648A true JPS6171648A (ja) | 1986-04-12 |
Family
ID=16300693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193010A Pending JPS6171648A (ja) | 1984-09-14 | 1984-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171648A (ja) |
-
1984
- 1984-09-14 JP JP59193010A patent/JPS6171648A/ja active Pending
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