JPS6172479A - 同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、水平同期信号と垂直同期信号及び等化パルス
が混在したインターレース方式のテレビジボンの複合同
期信号から、垂直同期信号を分離するための同期信号分
離回路に関するものである。

［従来の技術］ 第４図は同期信号分離回路の従来例を示し、１１は低域
フィルタ、１２は比較回路であり、比較回路１２には閾
値電圧Ｖｔが入力されている。また、第５図は第４図の
各部の信号波形を示してぃ′る。低域フィルタ１１には
複合同期信号ｃｙが入力され、Ｈを水平走査時間とする
と、映像信号期間である奇数フィールドＦｅ・偶数フィ
ールドＦｏはＩＨ間隔のパルス列となり、垂直同期信号
期間とそれを挟んだ等化パルス期間は（１／２）Ｈ間隔
のパルス列になっている。この等化パルスは垂直帰線期
間で画像が出ない期間も水平発振が安定するように、水
平同期信号と等化なものとして存在し、インターレース
方式では（１／２）Ｈ間隔である。そして、第５図にお
ける複合同期信号ｃｙの斜線を施した部分は水平同期信
号に相当し、垂直同期信号期間は等化パルス期間とほぼ
逆のデユーティ比となっている。従って、複合同期信号
ａｙを低域フィルタ１１に通すと、第５図に示すＬＰの
ような信号波形が得られ、信号ＬＰを閾値電圧Ｖｔと比
較回路１２において比較して垂直同期信号Ｖｓが得られ
る。

しかし、この従来方法では信号ＬＰは低域フィルタ１１
によって位相が遅れるため、得られた垂直、、　　　　
同期信号７“″第５図９示すよう９・Ｔｄだけ複合同期
信号Ｃｓの垂直同期信号より遅れた信号となる。

またインターレース方式では本来、垂直同期信号と水平
同期信号とは位相が合致、又は後述するように（１／２
）Ｈの位相差で合致している筈であるものが、従来方法
では位相が数１０マイクロ秒ずれてしまうことになる。

これは、水平同期信号と垂直回期信号とを分離した後に
、再度合成する場合などには不都合を生ずる。このよう
に、低域フィルタ１１の使用は位相の遅れを発生し、更
に温度や雑音に対して不安定で垂直同期の乱れを生じさ
せ易いという欠点がある。

［発明の目的］ 本発明の目的は、従来例のこれらの欠点を解消するため
に、低域フィルタを使用せずにデジタル回路により構成
し、位相の遅れを無視できると共に、安定した垂直同期
信号が得られる同期信号分離回路を提供することにある
。

［発明の概要］ 上述の目的を達成するための本発明の要旨は、水平同期
信号と垂直同期信号が混在する同期信号に等化パルスが
加わったインターレース方式の複合同期信号から垂直同
期信号を分離する回路であって、前記等化パルスを計数
する計数回路と。

インターレース方式における奇数フィールドと偶数フィ
ールドとを判別するフィールド判別信号を基に前記計数
回路の出力により垂直同期信号を判定し分離する判定分
離回路とを具備することを特徴とする同期信号分離回路
である。

［発明の実施例］ 本発明を第１図〜第３図に図示の実施例に基づいて詳細
に説明する。

第１図は本発明の一実施例を示し、リトリガラブルワン
ショットマルチバイブレータ１．プリセットカウンタ２
，５．ワンショットマルチへイブレータ３．７、Ｄフリ
ップフロップ４、マルチプレクサ６の各回路から構成さ
れ、０１．０２．口３はプリセットデータを模擬的に表
している。

ここで、複合同期信号ａはマルチバイブレータ１のトリ
ガ端子ＴＲ、プリセットカウンタ２・プリセットカウン
タ５のクロック端子ＣＫ及びＤフリップフロップ４のデ
ータ端子りに入力されている。

マルチバイブレータ１のＱ出力すはブリセ−／　トカウ
ンタ２・プリセットカウンタ５のロード端子ＬＯＡＤに
入力され、プリセットカウンタ２のＱ出力Ｃはマルチバ
イブレータ３のトリガ端子ＴＲに、マルチバイブレータ
３のＱ出力ｄはＤフリップフロップ４のクロック端子Ｇ
Ｋに入力されている。また、Ｄフリップフロップ４のＱ
出力ｅはマルチプレクサ６のセレクト端子Ｓに、プリセ
ットカウンタ５のＱ出力ｆはマルチバイブレータ７のト
リガ端子ＴＲに入力され、マルチバイブレータ７から目
的の垂直同期信号ｇを出力するように構成されている。

そして、プリセットデータ０１はプリセットカウンタ２
の端子ＤＡＴＡに、プリセットデータＤ２、Ｄ３はそれ
ぞれマルチプレクサ６のデータ端子Ａ、Ｂに入力され、
マルチプレクサ６のデータ出力は出力端子ｙからプリセ
ットカウンタ５の入力データ端子ＤＡＴＡに入力される
ようになっている。

これらの各回路の具体的な例としては、例えばテキサス
インストルメンツ社製の集積回路が使用でき、マルチバ
イブレータｌは型番５Ｎ７４１Ｅｉ３、マルチバイブレ
ータ３，７は５Ｎ７４２２１　、　Ｄフリップフロップ
４は５Ｎ７ｔ７４、・マルチプレクサ６はＳＮ？４１５
７　、及びこれらの同等品で実現できる。

第２図は第１同各部での信号波形と、プリセットカウン
タ２，５の計数値を示し、ハイレベルを「工」、ロウレ
ベルを「０」としている、複合同期信号ａは第５図に示
したｃｙと同じであるが、第２図ではｌフレーム分を示
している。なお、斜線を施した部分は第５図と同様に水
平同期信号に相当する部分である。この第２図から理解
できるように、奇数フィールドＦｅの最後、即ち偶数フ
ィールドＦＯの前では水平同期信号は垂直同期信号と（
１／２）Ｈのずれがあり、インターレースが行われてい
ることが判る。従って、垂直同期信号の前の（１／２）
Ｈ間隔のパルス列の数は、フィールドによって異なるが
フィールドごとには一定である。

この実施例は複合同期信号ａのこの形式を利用□−し、
フィールド判別信号によりカウンタの計数値を制御して
垂直同期信号の前端を検知し、波形整形により垂直同期
信号を得るものである。第１図において、マルチバイブ
レータ１・プリセットカウンタ２・マルチバイブレータ
３・Ｄフリップフロップ４は、奇数フィールドＦｅと偶
数フィールドＦｏを判別するフィールド判別回路であり
、Ｄフリップフロップ４の出力ｅによりマルチプレクサ
６を制御し、プリセットカウンタ５のプリセット値を切
換えることによってカウンタ５の計数値を制御している
。

マルチバイブレータｌにおいては、複合回期信号ａがｒ
ＯＪからｒｌＪになる立上りでトリガがかかって発振し
、この発振パルス幅Ｔｗｌ±（１／２）Ｈ＜Ｔｗ＜　Ｉ
　Ｈにセットされている。また、マルチバイブレータ１
はリトリガブルなので１度トリガがかかっていれば、パ
ルス幅７ｗ以内に次のトリガがかかると発振を続ける。

従って、映像信号期間である奇数フィールドＦｅと偶数
フィールドＦＯの期間では、複合ｌ１７１期信号８はｌ
ＨＭ隔のパルス列なのでマルチバイブレータ１のＱ出力
すは「１」。

「０」を繰り返すが、　（１／２）Ｈ間隔のパルス列で
ある等化パルス期間及び垂直同期信号期間ではＱ出力す
は「１」のままとなる。

プリセットカウンタ２はデシマルカウンタでもよいが、
本実施例では同期式のバイナリカウンタを用いて説明す
る。このプリセットカウンタ２は複合同期信号ａの立上
りに同期してプリセットデータＤ１からのデータ入力の
値にプリセットされる。マルチバイブレータ１のＱ出力
すは、複合同期信号ａの立上りに同期して「１」になる
が微小時間だけ遅延し、複合同期信号ａの立上り時点に
おいてはＱ出力すは厳密にはｒＯＪであり、その後ｒｌ
Ｊになる。従って、プリセットカウンタ２の端子口に出
力すを反転入力させれば、複合同期信号ａがＩＨ間隔の
パルス列である間は、プリセットデータΩｌのプリセッ
ト値をｒＬＯＪとすると、プリセットカウンタ２の計数
値は第２図に示すＣ２のようになる。プリセットカウン
タ２の出力としてはバイナリの５ビツト目を用いるので
、カウンタ２のＱ出力Ｃは計数値Ｃ２が「１６」になっ
たときに「１」となる、出力Ｃとしてより低いビットを
用いると、プリセットカウンタ２が等化パルスの計数を
始めてから、次に端子ＬＯＡＤへの複合回期信号ａの入
力があるまでに、出力ＣはｒＯＪ、「１」を繰り返して
しまうため、出力Ｃとして５ビツト目を選択している。

奇数フィールドＦｅの前の垂直同期信号は（１／２）Ｈ
間隔のパルスで６パルス目に相当し、偶数フィールドＦ
ｏの前の垂直同期信号は同様に７パルス目に相当する。

従って、　（１／２）Ｈ間隔のパルスで６パルス目の立
上り直後の複合同期信号ａの状態を調べれば１次が何れ
のフィールドであるかが判るので、０ｌ−１６−６＝１
０の値をカウンタ２にプリセットする。

６パルス目の立上り直後のタイミングを生成するために
、カウンタ２のＱ出力Ｃの立上りでＤフリップフロップ
４を駆動するが、このときのマルチバイブレータ３の発
振パルス幅Ｔｗは（１／２）　Ｈ以下でなければならな
い、このようにすると、第２図に示す信号ａ、ｄから判
るように、マルチバイブレータ３のＱ出力ｄの立上りの
時点での複合同期信号ａは、奇数フィールドＦｅの前は
「１」、偶数フィールドＦｏの前は「０」になっている
、従って、ａをＤフリップフロップ４のＤ入力とすれば
、Ｄフリップフロップ４の出力ｅは第２図に示すように
、奇数フィールドＦｅの前の垂直同期信号から偶数フィ
ールドＦＯの前の垂直同期信号までは「１」、偶数フィ
ールドＦＯの前の垂直同期信号から奇数フィールドＦｅ
の前の垂直同期信号まではｒＯＪ　となる。

また、グリセ−２トカウンタ５はプリセットカウンタ２
と全く同様にデータのプリセットと計数を行うカウンタ
であるが、マルチプレクサ６によってプリセットデータ
Ｄ２、Ｄ３がフィールドごとに選択される。奇数フィー
ルドＦｅの前においてはＤフリップフロップ４のＱ出力
ｅが「Ｏ」となり、マルチプレクサ６はプリセットデー
タＤ２を選択し、プリセットカウンタ５には「１０」が
プリセットされる。偶数フィールドＦＯの前においては
Ｑ出力、ｆ　　　　　ｅがｒｌＪ　となり、マルチプレ
クサ６はプリセットデータＤ３を選択し、カウンタ５に
は「９」がプリセットされる。プリセットカウンタ５の
出力として、プリセットカウンタ２と同様にバイナリの
５ビツト１」を用いると、プリセットカウンタ５の計数
値が「１６」になったときにプリセットカウンタ５のＱ
出力ｆは「ｌ」になるため、奇数フィールドＦｅの前で
は（１／２）Ｈ間隔のパルス列の６パルスｌ］、偶数フ
ィールドＦＯの前では（１／２）Ｈ間隔のパルス列の７
パルス目で、プリセットカウンタ５のＱ出力ｆはｒｌＪ
となる。

また、垂直同期信号のパルス幅は標準で３Ｈであるので
、マルチバイブレータ７の発振パルス幅を３Ｈとし、マ
ルチバイブレータ７をカウンタ５のＱ出力ｆの立上りで
トリガをかけると、第２図に示す垂直同期信号ｇが得ら
れる。複合同期信号ａから水平同期信号の遅延時間は、
プリセットカウンタ５とマルチバイブレータ７に依存し
、前述した型番の素子例では高々数１０ナノ秒に過ぎず
、ＩＨの標準時間６３．５マイクロ秒に比較してｌ／１
０００以下となり無視し得る値である。

また、プリセットカウンタ２．５については１本実施例
ではバイナリ形式の加算カウンタとして説明したが、デ
シマルカウンタ或いは減算カウンタでも実現可能である
。

第３図は本発明の他の実施例であり、第１図の一部を変
更したものである。この第１図ではプリセットカウンタ
５のプリセットデータＤ２、口３をＤフリップフロップ
４の出力ｅにより切換えるようにしたが、第３図に示す
実施例では２つのカウンタ８．９にそれぞれプリセット
データＤ２、Ｄ３に相当する。入力カウンタによるプリ
セットデータＤ４、Ｄ５を別々に接続し、カウンタ８．
９の出力をマルチプレクサ１０において、Ｄフリップフ
ロップ４のＱ出力ｅによって選択して出力ｆを得て、マ
ルチバイブレータ７を駆動して垂直同期信号ｇを出力す
る。カウンタ８．９の動作は第１図の場合と同様である
のでここでは説明を省略する。

また１本実施例ではカウンタをプリセットカウンタとし
たが、カウンタの端子面をクリア端子とし、カウンタの
出力各ビットに適当なデコーダを用いれば、必ずしもプ
リセットカウンタである必要はない。

［発明の効果］ 以上説明したように本発明に係る同期信号分離回路によ
れば、従来方法の垂直同期信号分離回路による垂直同期
信号の遅れと、温度や雑音に対する不安定さを解消し、
遅れが殆ど無くかつ安定した垂直同期信号を得ることが
できる。

【図面の簡単な説明】

第１図〜第３図は本発明に係る同期信号分離回路の一実
施例を示し、第１図はそのブロック回路構成図、第２図
は第１図の各部の信号波形図、第３図は他の実施例のブ
ロック回路構成図、第４図は従来の垂直同期分離回路の
ブロック回路構成図、第５図は第４同各部の信号波形図
である。 符号ｌはリトリガラブルワンショットマルチバイプレー
タ、２．５．８，９はプリセットカウンタ、３．７はワ
ンショットマルチバイブレータ。 ４はＤフリップフロップ、６．１０はマルチプレクサで
ある。 特許出願人　　　キャノン株式会社 第３囚 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、水平同期信号と垂直同期信号が混在する同期信号に
   等化パルスが加わったインターレース方式の複合同期信
   号から垂直同期信号を分離する回路であって、前記等化
   パルスを計数する計数回路と、インターレース方式にお
   ける奇数フィールドと偶数フィールドとを判別するフィ
   ールド判別信号を基に前記計数回路の出力により垂直同
   期信号を判定し分離する判定分離回路とを具備すること
   を特徴とする同期信号分離回路。 ２、前記計数回路をプリセットカウンタとし、前記判定
   分離回路において該プリセットカウンタのプリセット値
   を前記フィールド判別信号で切換えるようにした特許請
   求の範囲第１項に記載の同期信号分離回路。 ３、前記計数回路をそれぞれ異なる値をプリセットした
   複数個のプリセットカウンタとし、前記判別分離回路に
   おいて前記複数個のプリセットカウンタのそれぞれの出
   力を前記フィールド判別信号で切換えるようにした特許
   請求の範囲第１項に記載の同期信号分離回路。