JPS6174362A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6174362A JPS6174362A JP59196232A JP19623284A JPS6174362A JP S6174362 A JPS6174362 A JP S6174362A JP 59196232 A JP59196232 A JP 59196232A JP 19623284 A JP19623284 A JP 19623284A JP S6174362 A JPS6174362 A JP S6174362A
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- JP
- Japan
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- base
- bipolar transistor
- emitter
- transistor
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の利用分野〕
本発明は、バイポーラトランジスタと、そのベースエミ
ッタ間にＭＯ５ＦＥ！Ｔを接続させた回路が組込まれる
半導体装置に関する。
ッタ間にＭＯ５ＦＥ！Ｔを接続させた回路が組込まれる
半導体装置に関する。
トランジスタ等の半導体装置が電力用スイッチング回路
に用いられる場合、耐圧、オン抵抗はもちろんであるが
、特にスイッチング特性が重要である。
に用いられる場合、耐圧、オン抵抗はもちろんであるが
、特にスイッチング特性が重要である。
近年、ＩＣの発展を支えてきた写真蝕刻法による微細加
工技術の向上によりｌＭｏ５トランジスタは短チヤネル
化が実現でき、ユニポーラの高速性を生かした、オン抵
抗の低い電力用スイッチング素子として発展しつつある
。
工技術の向上によりｌＭｏ５トランジスタは短チヤネル
化が実現でき、ユニポーラの高速性を生かした、オン抵
抗の低い電力用スイッチング素子として発展しつつある
。
一方、バイポーラトランジスタは、前述のＭＯＳトラン
ジスタにくらべ、原理的にオン抵抗を低くできる利点を
有している。しかし、スイッチング動作を行う場合には
、ベースを過剰ドライブして使用するので、キャリア蓄
積効果のため、スイッチング特性、特にターンオフ時間
が遅延する問題がある。そのため、早いターンオフ等性
を要求する場合には、ベースに蓄積したキャリアを引き
抜く回路が付加される。
ジスタにくらべ、原理的にオン抵抗を低くできる利点を
有している。しかし、スイッチング動作を行う場合には
、ベースを過剰ドライブして使用するので、キャリア蓄
積効果のため、スイッチング特性、特にターンオフ時間
が遅延する問題がある。そのため、早いターンオフ等性
を要求する場合には、ベースに蓄積したキャリアを引き
抜く回路が付加される。
第９図はターンオフ特性を改善したバイポーラトランジ
スタ回路の例を示す、１はバイポーラトランジスタ、２
はベースとエミッタ間を接続した抵抗を示す、この抵抗
２は、トランジスタがターンオフする過程で、ベースに
蓄積されたキャリアをエミッタにバイパスさせてターン
オフ時間を短縮する作用をする。したがって、抵抗２の
値が小さいほどターンオフ時間が短くなる。しかし、タ
ーンオンさせる場合及びオン定常状態でのベース駆動電
力が増大するという寄書を生ずる。したがって、抵抗２
の値は、理想的にはトランジスタ１がオンの期間は無限
大とし、オフの期間は短絡するのがよいことになる。
スタ回路の例を示す、１はバイポーラトランジスタ、２
はベースとエミッタ間を接続した抵抗を示す、この抵抗
２は、トランジスタがターンオフする過程で、ベースに
蓄積されたキャリアをエミッタにバイパスさせてターン
オフ時間を短縮する作用をする。したがって、抵抗２の
値が小さいほどターンオフ時間が短くなる。しかし、タ
ーンオンさせる場合及びオン定常状態でのベース駆動電
力が増大するという寄書を生ずる。したがって、抵抗２
の値は、理想的にはトランジスタ１がオンの期間は無限
大とし、オフの期間は短絡するのがよいことになる。
つまり、抵抗２は可変抵抗であることが望ましい、特開
昭５７−４６５３１号及び特開昭５７−１８３０６７号
にはたとえば第１０図で示すように抵抗２をＭＯＳＦｔ
！Ｔスイッチで構成した場合について記載されている。
昭５７−４６５３１号及び特開昭５７−１８３０６７号
にはたとえば第１０図で示すように抵抗２をＭＯＳＦｔ
！Ｔスイッチで構成した場合について記載されている。
これら従来例装置ではバイポーラトランジスタに比べて
、ターンオフ時間が短くなっているが、ターンオフ過程
での電流の集中については改善されないものであった。
、ターンオフ時間が短くなっているが、ターンオフ過程
での電流の集中については改善されないものであった。
〔発明の目的〕
本発明の目的は、バイポーラトランジスタのベース・エ
ミッタ間にスイッチ素子を接続して、高耐圧、低オン抵
抗、高速スイッチング特性を実現するとともに、ターン
オフ過程での電流集中をなくした半導体装置を提供する
にある。
ミッタ間にスイッチ素子を接続して、高耐圧、低オン抵
抗、高速スイッチング特性を実現するとともに、ターン
オフ過程での電流集中をなくした半導体装置を提供する
にある。
第１０図はトランジスタ１のベース、エミッタ間にＭＯ
ＳＦＥＴスイッチ３を接続した発明の複合トランジスタ
の等価回路を示す、トランジスタ１をオン状態にすると
きは、ＭＯＳＦＥＴスイッチ３をオフにすることによっ
て、エミッタ、ベース間のバイパス抵抗が無限大となり
、バイポーラトランジスタ１は高能率に動作することが
できる。一方、ターンオフ過程及びオフ状態のときはＭ
ＯＳＦＥＴスイッチ３をオンとすることによって、エミ
ッタ、ベース間を短絡し、ベース蓄積キャリアを急速に
取り去りターンオフ遅れ時間を短縮すると同時にオフ状
態におけるコレクタ、エミッタ間の耐圧を高めるもので
ある。然して、本発明の重要なる点はＭＯＳＦＥＴ ３
をバイポーラトランジスタ１のエミッタ領域に近接させ
ほぼ全周に渡って配置したことである。このようにする
ことによって、 ＭＯＳＦＥＴ３がターンオンし、かつ
バイポーラトランジスタをターンオフする際、バイポー
ラトランジスタ１のベース、コレクタ領域中の過剰蓄積
はキャリアによる電流はエミッタの全周辺に渡って均一
となるため、電流の集中による素子破壊耐量を高めるこ
とができる。
ＳＦＥＴスイッチ３を接続した発明の複合トランジスタ
の等価回路を示す、トランジスタ１をオン状態にすると
きは、ＭＯＳＦＥＴスイッチ３をオフにすることによっ
て、エミッタ、ベース間のバイパス抵抗が無限大となり
、バイポーラトランジスタ１は高能率に動作することが
できる。一方、ターンオフ過程及びオフ状態のときはＭ
ＯＳＦＥＴスイッチ３をオンとすることによって、エミ
ッタ、ベース間を短絡し、ベース蓄積キャリアを急速に
取り去りターンオフ遅れ時間を短縮すると同時にオフ状
態におけるコレクタ、エミッタ間の耐圧を高めるもので
ある。然して、本発明の重要なる点はＭＯＳＦＥＴ ３
をバイポーラトランジスタ１のエミッタ領域に近接させ
ほぼ全周に渡って配置したことである。このようにする
ことによって、 ＭＯＳＦＥＴ３がターンオンし、かつ
バイポーラトランジスタをターンオフする際、バイポー
ラトランジスタ１のベース、コレクタ領域中の過剰蓄積
はキャリアによる電流はエミッタの全周辺に渡って均一
となるため、電流の集中による素子破壊耐量を高めるこ
とができる。
第１図は本発明による半導体装置の一実施例を示す断面
図である。同図は第１０図における回路を単一の半導体
基板面に組み込んだ構成図である。
図である。同図は第１０図における回路を単一の半導体
基板面に組み込んだ構成図である。
３１はｎ０コレクタ層、３２はｎ−コレクタ層、３３は
ｐ９ベース層、３４はｎ１工ミツタ層、３５はエミッタ
電極を示す、３６はバイポーラトランジスタのベース、
エミッタ間に接続したＭＯＳＦＥＴのゲート、３７はド
レイン、３８はソースを示す。ＭＯＳＦＥＴのドレイン
３７はバイポーラトランジスタのエミッタ３４と内部で
連結しており、ソース３８はベース３３の領域内に設け
られ、ベース電極３９によって互に接続されている。。
ｐ９ベース層、３４はｎ１工ミツタ層、３５はエミッタ
電極を示す、３６はバイポーラトランジスタのベース、
エミッタ間に接続したＭＯＳＦＥＴのゲート、３７はド
レイン、３８はソースを示す。ＭＯＳＦＥＴのドレイン
３７はバイポーラトランジスタのエミッタ３４と内部で
連結しており、ソース３８はベース３３の領域内に設け
られ、ベース電極３９によって互に接続されている。。
第２図は第１図に示す半導体装置の平面図を示すもので
あり１Ｍ０５ＦＥＴ３のゲート３６はバイポーラトラン
ジスタ１のエミッタ３５のほぼ全周に渡って配置してい
る。
あり１Ｍ０５ＦＥＴ３のゲート３６はバイポーラトラン
ジスタ１のエミッタ３５のほぼ全周に渡って配置してい
る。
このように構成すれば１Ｍ０５ＦＥＴをベース領域内に
形成し、ドレインをエミッタに連結して形成しているの
で、ターンオフ過程でベース蓄積キャリアを均一にかつ
急速にバイパスされ、ターンオフ遅れ時間が短縮される
と同時にエミッタ内の電流分布を均一になりターンオフ
破壊耐量も向上する。
形成し、ドレインをエミッタに連結して形成しているの
で、ターンオフ過程でベース蓄積キャリアを均一にかつ
急速にバイパスされ、ターンオフ遅れ時間が短縮される
と同時にエミッタ内の電流分布を均一になりターンオフ
破壊耐量も向上する。
また、特に本実施例の場合には従来のバイポーラトラン
ジスタのベース領域を利用してＭＯＳＦＥＴを形成して
いるので、余分なスペースを必要としない等の効果を有
する。
ジスタのベース領域を利用してＭＯＳＦＥＴを形成して
いるので、余分なスペースを必要としない等の効果を有
する。
このような構成において、実験によりコレクタ領域中３
２の抵抗率２０Ω口、厚さ３５μｍのＳｉ単結晶基板を
用い、ベース層３５厚さ５μｍ、エミッタ層３４厚さ１
μｍのバイポーラトランジスタの、ベース領域に、リン
、砒素のイオン打込みにより厚さ０．２μｍのドレイン
、ソースを形成したＭＯＳＦＥＴ複合型バイポーラトラ
ンジスタを形成した場合、オン状層の直流電流増幅率が
２００゜コレクタ、−エミッタ遮断電圧６００Ｖ、オン
電圧２ｖにおけるエミッタ電流密度８０Ａ／ｃｄ、ター
ンオフ時間０．５μＢであった。
２の抵抗率２０Ω口、厚さ３５μｍのＳｉ単結晶基板を
用い、ベース層３５厚さ５μｍ、エミッタ層３４厚さ１
μｍのバイポーラトランジスタの、ベース領域に、リン
、砒素のイオン打込みにより厚さ０．２μｍのドレイン
、ソースを形成したＭＯＳＦＥＴ複合型バイポーラトラ
ンジスタを形成した場合、オン状層の直流電流増幅率が
２００゜コレクタ、−エミッタ遮断電圧６００Ｖ、オン
電圧２ｖにおけるエミッタ電流密度８０Ａ／ｃｄ、ター
ンオフ時間０．５μＢであった。
第３図は本発明による半導体装置の他の実施例を示す断
面図である。同図において、第１図に示す符号と同符号
のものは同材料を示している。第１図と異なる構成は第
１図がバイポーラトランジスタのエミッタ３４と、ＭＯ
Ｓトランジスタのドレインとを共通の拡散層で形成して
いるのに対して、第３図にあっては、それらを別々の拡
散層で構成したものである。この結果、バイポーラトラ
ンジスタのベース層３３は独立に構成され、ＭＯＳトラ
ンジスタは前記ベース層３３と同時に形成されるウェル
内に形成される。
面図である。同図において、第１図に示す符号と同符号
のものは同材料を示している。第１図と異なる構成は第
１図がバイポーラトランジスタのエミッタ３４と、ＭＯ
Ｓトランジスタのドレインとを共通の拡散層で形成して
いるのに対して、第３図にあっては、それらを別々の拡
散層で構成したものである。この結果、バイポーラトラ
ンジスタのベース層３３は独立に構成され、ＭＯＳトラ
ンジスタは前記ベース層３３と同時に形成されるウェル
内に形成される。
この場合においても、第３図の半導体装置の平面図であ
る第４図に示すように、バイポーラトランジスタのエミ
ッタ電極３５のほぼ全周に亘ってＭＯＳトランジスタが
形成され、そのドレイン電極（バイポーラトランジスタ
のベース電極を兼ねている）３９およびゲート電極３６
が配置されていることから電流集中を防ぐことができる
。
る第４図に示すように、バイポーラトランジスタのエミ
ッタ電極３５のほぼ全周に亘ってＭＯＳトランジスタが
形成され、そのドレイン電極（バイポーラトランジスタ
のベース電極を兼ねている）３９およびゲート電極３６
が配置されていることから電流集中を防ぐことができる
。
第５図ないし第７図はそれぞれ本発明による半導体装置
の他の実施例を示す平面図である。第５図は、各拡散層
を同心状のリング形状としたものであり、バイポーラト
ランジスタの回りにＭＯＳトランジスタが形成されてい
る例、第６＠はＭＯＳトランジスタの囲りにバイポーラ
トランジスタが形成されている例、第７図はＭＯＳトラ
ンジスタの囲りにバイポーラトランジスタ、さらにその
囲りにＭＯＳトランジスタが形成されている例である。
の他の実施例を示す平面図である。第５図は、各拡散層
を同心状のリング形状としたものであり、バイポーラト
ランジスタの回りにＭＯＳトランジスタが形成されてい
る例、第６＠はＭＯＳトランジスタの囲りにバイポーラ
トランジスタが形成されている例、第７図はＭＯＳトラ
ンジスタの囲りにバイポーラトランジスタ、さらにその
囲りにＭＯＳトランジスタが形成されている例である。
さらに第８図はメツシュエミッタトランジスタに通用し
たものであり、バイポーラトランジスタ形成領域中ｂ’
−等間隔にＭＯＳトランジスタが複数形成さ九たもので
ある。
たものであり、バイポーラトランジスタ形成領域中ｂ’
−等間隔にＭＯＳトランジスタが複数形成さ九たもので
ある。
このように、上述したいずれの実施例にあっても、バイ
ポーラトランジスタのエミッタ領域に近接しかつほぼ全
周に亘ってＭＯＳトランジスタのドレインあるいはゲー
トのいずれか一方が配置されでいることから電流集中を
防ぐことができるようになる。
ポーラトランジスタのエミッタ領域に近接しかつほぼ全
周に亘ってＭＯＳトランジスタのドレインあるいはゲー
トのいずれか一方が配置されでいることから電流集中を
防ぐことができるようになる。
以上説明したことから明らかなように、本発明による半
導体装置によれば、バイポーラトランジスタのベース、
エミッタ間にスイッチ素子を接続して、高耐圧、低オン
抵抗、高速スイッチング特性を実現できるとともに、タ
ーンオフ過程での電流集中をなくすことができるように
なる。
導体装置によれば、バイポーラトランジスタのベース、
エミッタ間にスイッチ素子を接続して、高耐圧、低オン
抵抗、高速スイッチング特性を実現できるとともに、タ
ーンオフ過程での電流集中をなくすことができるように
なる。
第１図は本発明による半導体装置の一実施例を示す断面
図、第２図は第１図に示す半導体装置の平面図、第３図
は本発明による半導体装置の他の実施例を示す断面図、
第４図は第３図に示す半導体装置の平面図、第５図ない
し第８図はそれぞれ本発明による半導体装置の他の実施
例を示す短面図、第９図は本発明に至る過程を示す回路
を示す図、第１０図は本発明による半導体装置に組込ま
れる回路を示す図である。 １・・・バイポーラトランジスタ、２・・・抵抗、３・
・・ＭＯＳＦＥＴ、３１−ｎ”コレクタ層、３２− ｎ
−コレクタ層、３３・・・ｐ０ベース層、３６・・・ゲ
ート、３７・・・ドレイン、３８・・・ソース、３５．
３９・・・電極。
図、第２図は第１図に示す半導体装置の平面図、第３図
は本発明による半導体装置の他の実施例を示す断面図、
第４図は第３図に示す半導体装置の平面図、第５図ない
し第８図はそれぞれ本発明による半導体装置の他の実施
例を示す短面図、第９図は本発明に至る過程を示す回路
を示す図、第１０図は本発明による半導体装置に組込ま
れる回路を示す図である。 １・・・バイポーラトランジスタ、２・・・抵抗、３・
・・ＭＯＳＦＥＴ、３１−ｎ”コレクタ層、３２− ｎ
−コレクタ層、３３・・・ｐ０ベース層、３６・・・ゲ
ート、３７・・・ドレイン、３８・・・ソース、３５．
３９・・・電極。
Claims (1)
- １、少なくとも１つ以上のｐｎ接合を有するシリコン基
板にバイポーラトランジスタとＭＯＳトランジスタを形
成し、前記ＭＯＳトランジスタが、前記バイポーラトラ
ンジスタのベース・エミッタ間に一体化して組み込まれ
て成る半導体装置において、前記ＭＯＳトランジスタを
前記バイポーラトランジスタのエミッタ領域に近接させ
かつほぼ全周に亘つて形成されていることを特徴とする
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196232A JPS6174362A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
| CA000490923A CA1232369A (en) | 1984-09-19 | 1985-09-17 | Semiconductor device having combined bipolar transistor and mosfet |
| EP85111807A EP0180025A3 (en) | 1984-09-19 | 1985-09-18 | Semiconductor device comprising a bipolar transistor and a mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196232A JPS6174362A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174362A true JPS6174362A (ja) | 1986-04-16 |
Family
ID=16354394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196232A Pending JPS6174362A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0180025A3 (ja) |
| JP (1) | JPS6174362A (ja) |
| CA (1) | CA1232369A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0176771A3 (de) * | 1984-09-28 | 1988-01-13 | Siemens Aktiengesellschaft | Bipolarer Leistungstransistor mit veränderbarer Durchbruchspannung |
| EP0180003A3 (de) * | 1984-09-28 | 1988-01-13 | Siemens Aktiengesellschaft | Bipolarer Leistungstransistor |
| US20070210340A1 (en) * | 2006-03-10 | 2007-09-13 | Zampardi Peter J | GaAs power transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| US3271640A (en) * | 1962-10-11 | 1966-09-06 | Fairchild Camera Instr Co | Semiconductor tetrode |
| US3519898A (en) * | 1967-01-31 | 1970-07-07 | Nippon Electric Co | High power semiconductor device having a plurality of emitter regions |
| FR2505102B1 (fr) * | 1981-04-29 | 1986-01-24 | Radiotechnique Compelec | Amplificateur de type darlington forme d'un transistor a effet de champ et d'un transistor bipolaire, et sa realisation en structure semi-conductrice integree |
-
1984
- 1984-09-19 JP JP59196232A patent/JPS6174362A/ja active Pending
-
1985
- 1985-09-17 CA CA000490923A patent/CA1232369A/en not_active Expired
- 1985-09-18 EP EP85111807A patent/EP0180025A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0180025A2 (en) | 1986-05-07 |
| CA1232369A (en) | 1988-02-02 |
| EP0180025A3 (en) | 1987-01-28 |
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