JPS622298A

JPS622298A - Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式

Info

Publication number: JPS622298A
Application number: JP60141633A
Authority: JP
Inventors: 飯野　秀之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-28
Filing date: 1985-06-28
Publication date: 1987-01-08
Also published as: JPH0371714B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕本発明は、カソード・レイ・チューブ（ＣＲＴ）を専用
に制御するＣＲＴコントローラ（ＣＲＴＣ）を用いて、
ＣＲＴのみならず液晶パネル（ＬＣＤ）をも制御できる
ようにしたＣＲＴＣを用いた画面２分割表示方式に関す
る。

ラスタスキャン方式によるＣＲＴディスプレイ装置にお
いては、ラスタを画面の左上部から右下部まで、一度に
２００ライン程度をスキャンし、スキャンされた各画面
の画素位置に対応するビデオＲＡＭ　（ＶＲＡＭ）のア
ドレスを画面１回の走査につき１度しかアクセスされな
いようになっている。一方、液晶ディスプレイ　（ＬＣ
Ｄ）パネルにおいては、パネルの特性上、１００ライン
程度に１回はラスタスキャンを行わないと９文字輝度が
非常に低くなるという現象がある。

本発明は、ＣＲＴＣによる画面１回の走査につき９画面
上下それぞれの半領域における対応する２画素を同時に
表示するように、ＣＲＴＣが出力するＶＲＡＭアドレス
にオフセットをかけて、他の半領域の対応する画素の位
置に対応するＶＲＡＭアドレスを発生するようにしてい
る。すなわち。

ＣＲＴＣから出力されるＶＲＡＭメモリアドレスと、そ
のアドレスにオフセットをかけたアドレスをそれぞれ選
択し２選択された結果のアドレスをＶＲＡＭに与える回
路手段をもち、前記ＶＲＡＭの出力データをキャラクタ
・ジェネレータに与え。

前記メモリアドレスとそのメモリアドレスにオフセット
がかけられたアドレスに対応する２つのキャラクタパタ
ーンデータを発生してそれぞれラッチし、前記ＣＲＴＣ
から発生される水平同期信号および垂直同期信号等の制
御信号を用いて１画面１走査につき画面上半分と下半分
それぞれに２回ずつ文字パターンをＬＣＤパネル上に発
生することを特徴とするＣＲＴＣを用いた画面２分割表
示方式を提供する。このようにＣＲＴＣを用いても。

ＬＣＤパネル上にメモリアドレスおよびそのオフセット
アドレスの両方のアドレスに対応するキャラクタを、１
画面走査内に同時に表示するので。

文字が薄く表示されることがないという効果がある。

〔産業上の利用分野〕

パーソナルコンピュータのディスプレイ装置としてＣＲ
Ｔディスプレイが一般に使用されているが、ＬＣＤパネ
ルへの接続可能機能が求められている。この場合、ＣＲ
ＴコントローラによってＬＣＤパネルの表示もコントロ
ールすることが要求される。

本発明は、ＣＲＴを制御するばかりでなく、液晶のＬＣ
Ｄパネルをも制御できるようにＣＲＴＣが画面の上また
は下半分のいずれか一方の画素に対応するビデオＲＡＭ
　（ＶＲＡＭ）のアドレスをアクセスするとき、上記一
方の半画面に対する他の半画面の中の同じ位置に対応す
る画素を同時に表示するために、ＣＲＴＣが出力するＶ
ＲＡＭアドレスにオフセットをかけることによって、　
　ＣＲＴもＬＣＤも制御できるＣＲＴＣを用いた画面２
分割表示方式に関する。

〔従来の技術〕

ラスタスキャン方式のＣＲＴディスプレイ装置はＣＰＵ
インターフェイス部およびキーボード部からの指令を解
読するとともに、受信データをＶＲＡＭメモリ部に格納
したり、前記メモリ部から読み取ったデータをインター
フェイスを介してＣＰＵに転送することができ２表示画
面の編集制御も行うことができる制御部をもっている。

ＶＲＡＭメモリは１画面分の表示データを記憶し、この
メモリから表示データを順次読み出し１文字コードから
文字パターンへの変換を行い２文字を形成するためのビ
デオ信号を発生している。したがって１表示部の偏向回
路を駆動するために、同期発生部において、水平、垂直
同期信号を発生しなければならない。そのため、ＣＲＴ
ＣにはＶＲＡＭのアドレスをラン夛ムにアクセスできる
アドレス発生部があるとともに、前記水平および垂直同
期信号を発生する機能を持っている。また、ラスタスキ
ャン方式においては、Ｘ軸、Ｙ軸合１組の偏向回路を用
いて、テレビと同様に高速で水平走査を行いビデオ信号
により輝度を制御して文字を制御しているので、前記水
平走査は画面の左上隅から右下隅まで一度に走査する機
能を有している。

一方、ＬＣＤ装置においては、液晶パネルの特性上１表
示走査は表示するべきライン数に限界があり、ＣＲＴに
おいては、２００ライン程度まで水平走査が可能となる
が、ＬＣＤパネルにおいては。

１００ライン程度が限界である。したがって、従来２０
０ライン程度を一度に走査してしまうような制御を行う
ＣＲＴＣを用いて、ＬＣＤパネルを走査しても質の良い
表示をすることができなかった。

〔発明が解決しようとする問題点〕

本発明はこのような従来の欠点を除去するために、ＣＲ
ＴＣが発生するメモリアドレスにオフセットをかけて１
画面の上半分の１点と下半分の１点とを同時に表示する
ことができるようにして。

１回の走査で各画素を２回表示する制御回路をＣＲＴＣ
の出力部に設け、ＣＲＴＣを用いてＣＲＴおよびＬＣＤ
の両方を制御できるようにした画面２分割表示方式を提
供するものである。

本発明によれば、ＣＲＴＣを用いてＣＲＴばかりでなく
　ＬＣＤも制御できるので、ＣＲＴＣのコストパフォー
マンスが向上するとともに、ＣＲＴＣをＬＣＤコントロ
ーラの代りに用いても、まったく同様に、１００ライン
の水平走査につき必ず１回は各画素が表示されることに
なるので、各画素が薄く表示されることはない。従って
、ＣＲＴとＬＣＤパネル両方に接続可能なパーソナルコ
ンピュータ等を低コストで実現できる。

〔問題点を解決するための手段〕

メモリアドレスを発生し、かつ水平同期信号。

垂直同期信号および表示期間指示信号等を発生するＣＲ
Ｔコントローラと、前記メモリアドレスにオフセット値
を加えるオフセット発生手段と、前記メモリアドレスと
オフセットアドレスを選択する選択手段と、前記選択手
段から発生されるアドレスを受けるＶＲＡＭと、前記Ｖ
ＲＡＭ出力データを入力するキャラクタ発生手段と、前
記水平同期信号、垂直同期信号および表示期間指示信号
等の制御信号を入力をし、前記キャラクタ発生手段から
発生される表示データを２画面の上または下の一方の半
領域において前記メモリアドレスにしたがって指定され
る画素と同時に前記オフセットアドレスによって指定さ
れする他の半領域上の画素を同時に走査することによっ
て、同時に２つのキャラクタを画面１走査につき同時に
発生するように制御するビデオ制御回路手段をもってい
る。

〔作　　用〕

本発明は、ＣＲＴＣから発生されるメモリアドレスにオ
フセットを加えることによって、前記メモリアドレスか
ら読み出されるＶＲＡＭデータと。

前記オフセットアドレスによって指定されるＶＲＡＭデ
ータとをキャラクタジェネレータにそれぞれ時分割的に
与え、キャラクタジェネレータから発生されるそれぞれ
のキャラクタを、ＣＲＴＣから発生される水平同期信号
および垂直同期信号等の制御信号に基づいて、１画面走
査内に前記メモリアドレスに対応するキャラクタと前記
オフセットアドレスに対応するキャラクタとの両方を同
時に表示するようにしている。

〔実　施　例〕

以下２本発明の実施例を図面を参照して説明する。

第１図は本発明のＣＲＴＣによる画面２分割表示方式に
従う回路構成図である。ＣＲＴＣＩはブラウン管を使っ
た表示装置であるＣＲＴディスプレイ装置を一般に制御
する回路である。ＣＲＴのスポットのスキャンニング方
式は、キャラクタディスプレイでは、第２図（ａ）に示
すようにテレビ放送と同じラスクスキャン方式が使われ
ている。ＣＲＴＣＩはこのラスクスキャン方式に従うＣ
ＲＴのコン、トローラである。この場合２表示すべき文
字または記号のコードは、キーボードあるいはインター
フェイスを介してＣＰＵからＶＲＡＭ４に書き込まれる
。そしてＣＲＴの水平及び垂直走査に同期して、前記Ｖ
ＲＡＭ４のアドレスをスキャンニングし、そのアドレス
がＶＲＡＭ４に与えられると、前記ＶＲＡＭ４に記憶さ
れているコード及びラスクアドレスがキャラクタジェネ
レータ≦に加えられて文字を構成するドツトデータに換
えられる。その信号はビデオアンプで増幅され、ＣＲＴ
のカソードかグリッドに加えられて輝度変調されて２文
字あるいは記号が表示装置に表示される。したがって、
このようなＣＲＴコントローラは、ビデオＲＡＭすなわ
ちＶＲＡＭ４をアクカスするメモリアドレスＭＡを発生
し、かつまたスポットのスキャンに対して、水平および
垂直走査の同期を取るために、水平同期信号（Ｈ３ＹＮ
Ｃ）および垂直同期信号（ＶＳＹＮＣ）を出力する。

この水平同期信号は０画面を水平に一走査するたびに出
力される信号であり、垂直同期信号は１画面走査する度
に出力される信号である。また。

ＣＲＴＣからは１表示期間措示信号（ＤＩＳＰＴＭＧ）
の信号を発生するが、この信号は９画面を表示している
期間のみ論理ｌとなる制御信号である。

本発明は、このようなＣＲＴのみを制御するコントロー
ラであるＣＲＴＣＩを用いて、液晶パネルすなわちＬＣ
Ｄパネル装置をも制御できるように、前記ＣＲＴＣ１の
出力部に、第１図に示すような回路を付加している。第
２図（ｂ）に示すように。

画面を２分割して上下半領域の画面上に８画面１回のス
キャン中にキャラクタを上下半領域内のそれぞれの位置
シこ同時にキャラクタを表示するようにして、ＣＲＴＣ
Ｉを用いてＬＣＤ装置に対しても制御できるようにした
ものである。そのために。

前記ＣＲＴＣ１から発生されるメモリアドレスＭＡを入
力し、第２図（Ｃ）、　（ｄ）に示すように、前記ＭＡ
が画面の上または下の半領域に対応する画素をアクセス
するアドレスである場合に、他の半領域の対応する画素
をアクセスするオフセットアドレスを発生するオフセッ
トアドレス発生回路２を設けている。そして、前記メモ
リアドレスＭＡと前記オフセットアドレスを入力し、か
つまたインターフェイス（図示せず）介して、ＣＰＵか
ら直接入力されるアドレスバス３０にも接続され前記メ
モリアドレスＭＡ１３か前記オフセットアドレス２０か
あるいは前記ＣＰＵからのアドレス３０を選択する選択
回路３．および前記選択回路３の出力３１をアドレス信
号として入力するＶＲＡＭ４を含んでいる。さらに、前
記ＶＲＡＭ４からの出力データ４０は、キャラクタジェ
ネレータ５にアドレスの一部として入力され、ＣＲＴＣ
Ｉから出力される信号がラスクアドレス変換回路４１を
介してラスクアドレス４２として、キャラクタジェネレ
ータ５に入力され、前記出力データ４０とラスクアドレ
ス４１とによってアクセスされた前記キャラクタジェネ
レータ５の出力５０はビデオ制御回路６に入力される。

このビデオ制御回路６は。

前記ＣＲＴＣＩから出力される水平同期信号１０゜垂直
同期信号１１および表示期間指示信号１２の各制御信号
を入力し、前記表示期間指示信号１２が論理１の状態、
すなわちＣＲＴＣＩが１画面を。

画面の左上隅から右下隅までスポットスキャンを行うよ
うに制御している間に、前記メモリアドレスＭＡ１３に
対応するキャラクタと、前記オフセットアドレス２０に
対応するキャラクタとの２つのキャラクタを、ディスプ
レイ装置特にＬＣＤパネル装置７に出力する。そして、
ＣＲＴＣＩ自身がＶＲＡＭ４を１バイト分アクセスする
間に１強制的にオフセットをかけて２バイト分アクセス
できるようにしている。

タイミング発生回路８は、ＣＲＴＣＩに基本クロック（
ＣＲＴＣＣＬＫ）を与えると同時に、このＣＲＴＣＣＬ
Ｋ信号を選択回路３にも与えている。さらに、前記基本
クロックＣＲＴＣＣＬＫ信号の各周期間に１回パルスと
なり、前記基本クロックＣＲＴＣＣＬＫよりも半周期遅
れた信号ＣＲＴＳ　Ｉ　ＤＢ倍信号も前記選択回路３に
与えている。

これらの信号を用いて２選択回路３はＶＲＡＭ４のアド
レスとして、ＣＲＴＣＩから発生されるメモリアドレス
ＭＡか、前記オフセット発生回路２を介して発生される
オフセットアドレス信号２０かを選択し、前記メモリア
ドレス１３かオフセットアドレス２０を時分割的にＶＲ
ＡＭ４に与えている。ＶＲＡＭ４から出力される対応す
るコードはそれぞれキャラクタジェネレータ５に時分割
的に与えられる。このときＶＲＡＭ４は、１画面のすべ
ての画素に対応して、１ワードずつ存在しているので、
ＬＣＤの画面の１画面の表示キャラクタ数とＶＲＡＭの
ワード数は同じである。したがって１画面を上下半分ず
つ領域分割した場合に対応して、ＶＲＡＭのアドレス空
間は、ＶＲＡＭ４に与えられるアドレス信号３１の最上
位ビットの０または１の論理状態によって、下位アドレ
ス領域と上位アドレス領域に２分割されることになる。

従って、アドレスの最上位ビットが“０”のときにはオ
フセット回路２によって、プラスのオフセットをかけ、
最上位ビットが“１”のときにはマイナスのオフセット
をかけることになる。なお。

２分割されたアドレス領域に対応して、下位側チップと
上位側チップとでＶＲＡＭを構成してもよい。本実施例
では、ＶＲＡＭ４のＭＡアドレス用とＶＲＡＭオフセッ
トアドレス用のチップセレクト信号８０と８２の信号を
選択する選択回路９を介して２選択回路９の出力がチッ
プセレクト信号として、ＶＲＡＭ４にあたえている。こ
のとき。

前記選択回路９の入力チップセレクト信号を選択するた
めの制御信号８３が前記タイミング発生回路８から与え
られている。この場合、ＶＲＡＭ４を構成する・２つの
メモリチップの一方をイネーブルにしているときには他
方はディスエーブル状態である。ディスエーブル状態の
ときにはパワーダウンモードにはいるメモリチップを使
用すれば消費電流を減少させることができる。

第１図の回路構成図における各回路の動作を第３図のタ
イミングチャートにしたがって説明する。

第２図のタイミングチャートにおいて、波形Ａは。

タイミング発生回路８からＣＲＴＣＩおよび選択回路３
に与えられる基本クロックＣＲＴＣＣＬＫ信号である。

そして、波形Ｂは、前記波形ＡであるＣＲＴＣＣＬＫク
ロックを遅延させたクロック（ＣＲＴＳ　ＩＤＥ）であ
りＣＲＴＣＣＬＫ信号の連続する２つの立ち下がりの間
、すなわち１周期間内にパルスとなる矩形波である。Ｃ
ＲＴＣＩは。

基本クロックＣＲＴＣＣＬＫの各立ち下がりを始点とし
て、メモリアドレスを発生するので、波形Ｃのメモリア
ドレス信号に示すように、ＣＲＴＣＣＬＫ信号の各周期
にそれぞれＭＡ　ａ　、　ＭＡ　＋　。

およびＭＡ２等のメモリアドレスを発生している。

各ＣＲＴＣＣＬＫの各周期において、ＣＲＴＣＩから発
生されたメモリアドレスＭＡは、オフセット発生回路２
に与えられるので、波形りに示すようなオフセットアド
レス０ＦＦＡＯ，０ＦＦＩおよび０ＦＦ２は、各ＭＡア
ドレスよりもわずかに遅れて開始するように発生される
が、同じＣＲＴＣＣＬＫの周期において１つずつ発生さ
れる。これらのアドレス信号ＣおよびＤは、それぞれＭ
Ａアドレスおよびオフセットアドレスとして選択回路３
に入力される。選択回路３において、波形ＡのＣＲＴＣ
ＣＬＫの立ち下がりから波形ＢのＣＲＴＳ　Ｉ　ＤＥ倍
信号立ち下がりまでの区間、すなわちＣＲＴＣＣＬＫの
各周期の前半において、波形ＣのメモリアドレスＭＡが
出力線３１に出力され。

一方、波形ＢのＣＲＴＳ　ＩＤＥ信号の立ち下がりから
次の波形ＡのＣＲＴＣＣＬＫの立ち下がりまでの区間、
すなわち前記波形ＡのＣＲＴＣＣＬＫの各周期の後半に
おいて、波形りのオフセットアドレス信号が選択回路３
の出力３１に時分割的に出力される。したがって、ＶＲ
ＡＭ４は、これらのアドレス信号、すなわちＭＡアドレ
スとオフセットアドレスをそれぞれＣＲＴＣＣＬＫの各
周期の前半の半周期および後半の半周期でそれぞれ時分
割的に入力するので、それぞれＭＡアドレスに対応する
データ、　（例えば１バイトのオフタル表示で＠３１”
）およびオフセットアドレスに対応するデータ（例えば
、オフタル表示で“３２”）がそれぞれＶＲＡＭ４の出
力４０に出力される。

ＶＲＡＭ４がＭＡアドレスおよびオフセットアドレスに
よってそれぞれアクセスされる期間には。

選択回路９から出力されるチップセレクト信号は。

タイミング発生回路８から発生されるＶＲＡＭＭＡアド
レスチップセレクト８０およびＶＲＡＭオフセットアド
レスチップセレクト信号８２のいずれかが与えられ、こ
れらはそれぞれＥまたはＦの波形に示すような波形であ
る。ＭＡアドレスチップセレクト信号Ｅは、波形ＢのＣ
ＲＴＳ　Ｉ　ＤＥ信号のパルスが出力されるときに論理
０に活性化され、ＶＲＡＭオフセットアドレスチップセ
レクト信号Ｆ信号波形Ａに示すＣＲＴＣＣＬＫのパルス
が発生されるときに論理０に活性化される信号である。

ＶＲＡＭ４はＭＡアドレスが発生されている場合には、
基本クロックＣＲＴＣＣＬＫの前半の半周期の後半にお
いてイネーブル状態になり。

一方、オフセットアドレスが出力されている場合にはＣ
ＲＴＣＣＬＫの各周期の後半の半周期の後半においてイ
ネーブル状態になる。したがって。

ＶＲＡＭ４からはＭＡアドレスで指定されるデータが、
波形Ｇに示すようなタイミングで出力され。

一方、オフセットアドレスで指定されるＶＲＡＭ４の出
力データ、すなわちオフセットアドレスデータは波形Ｈ
に示すようなタイミングで出力される。波形Ｇに示すよ
うなタイミングにしたがって出力されるＶＲＡＭ３から
のＭＡデータと波形Ｈで示すオフセットアドレスデータ
は、それぞれ時分割的にキャラクタジェネレータ５にア
ドレスとして与えられ、対応するキャラクタデータ５０
が出力される。このようなＭＡアドレスデータに対応す
るキャラクタデータと、オフセットアドレスデータに対
応するキャラクタデータは、ビデオ制御回路６の中にあ
るラッチ回路に波形■に示されたＵＰＬＣＫのクロック
と波形Ｊで示すＬ　Ｐ　、Ｌ　ＣＫのクロックの立ち上
がりでそれぞれラッチされる。すなわち、波形■で、Ｍ
Ａデータをラッチし。

波形Ｊでオフセットデータをラッチする。それぞれのキ
ャラクタは、パネル駆動回路を介してＬＣＤパネルに画
面の上半分の１点と下半分の対応する１点にそれぞれ同
時に表示される。

尚、１画面に表示可能な行数が偶数ならばＣＲＴＣの出
力アドレスが画面の上半分をさすのか。

下半分をさすのかを判別して、ＣＲＴＣの出力アドレス
にオフセット値を加算又は減算するのみで良いが９表示
行数が奇数の場合には一種類のオフセット値を単に加算
、減算するだけでは完全な表示ができない。この理由を
以下に説明する。

第４図（ａ）の様に１キヤラクタが４ドツト×４ドツト
のパターンで構成されているとする。また。

ディスプレイの一画面には第４図（ｂ）の様に２文字×
７行の表示が可能であるとする。

尚、第４図（ｂ）の■〜■はＣＲＴＣから出力されるア
ドレスを示す。

例えば、ＣＲＴＣがアドレスｌを出力し、対応するキャ
ラクタパターンの一ライン目を走査しているとすると９
本発明によれば、下半分の画面のアドレス７に対応する
キャラクタパターンの３ライン目を走査することになる
。従って、オフセット値は＋６である。一方、アドレス
１に対応するキャラクタパターンの３ライン目を走査す
るときにはアドレス９に対応するキャラクタパターンの
１ライン目を走査することになる。つまりオフセット値
は＋８である。従って、第４図（ｂ）に矢印で示しであ
る様に２種類のオフセット値が必要となるのである。第
４図（ｂ）に於けるＣＲＴＣのアドレスとオフセット値
との関係は以下の様になる。

この様なオフセット値の制御を可能にするオフセット回
路の例を第５図（ａ）及び（ｂ）に示す。

次に１本発明のＣＲＴＣを用いた画面２分割表示方式に
おいて、ＣＲＴＣＩが出力するメモリアドレスＭＡにオ
フセットをかけるオフセット発生回路２について、第５
図（ａｌを用いて説明する。

尚、ここでは６２０ドツトｘ　　２００ドツトの表示が
可能なＬＣＤパネルに、８ドツト×８ドツトのキャラク
タを表示するものとする。従って８０文字×四行の表示
を行うことになる。

また、キャラクタジェネレータに与えるラスクアドレス
は３ビツト（ＲＡｏ〜ＲＡ２）となる。

この場合のオフセット値は以下のとおりである。

ＣＲＴＣのメモリアドレスＭＡが画面上の上半分を指し
ているときは、ＲＡ２＝“Ｏ″ならオフセット値＝＋　
３１１．　ＲＡ　２　＝″１′ならオフセット値−十３
３７である。

一方、ＣＲＴＣのメモリアドレスＭＡが画面の下半分を
指し、ＲＡ＝”Ｏ”ならオフセット値＝’、　　３３７
．　　ＲＡ　２　＝“１″ならオフセット値＝＋３３１
である。

本実施例においてオフセット発生回路２４はオフセット
値３３１をバイナリデータとして出力し。

オフセット回路２３はオフセット値３３７をバイナリデ
ータとして出力するように構成されている。

アドレスコンベア回路２１．２２はそれぞれＣＲＴＣの
メモリアドレスＭＡと予め設定された値を比較し、その
出力が判断回路２５に入力される。

そして判断回路の出力２５０によって、演算器２６の加
算、減算が切換えられる。そして、　　ＣＲＴＣアドレ
スＭＡ−ｈ＜画面上半分を指しているときには、ＲＡ＝
’Ｏ″でオフセット発生回路２４が活性化され、オフセ
ット回路２３出力は禁止される。一方、ＲＡ＝“１″で
は２４の出力が禁止され、２３が活性化される。

ＣＲＴＣアドレスが画面下半分を指しているときには、
ＲＡ＝“０”で２３が活性化され、２４の出力は禁止、
ＲＡ＝“１”で２３の出力は禁止。

２４が活性化される。この様にして発生されたオフセッ
ト値がメモリアドレスＭＡと加算又は減算されてオフセ
ットアドレス２０となる。

前記第５図＋ａ）に示したオフセット発生回路２をさら
に詳細に示した回路構成図を第５図（ｂｌに示す。

ＩＣのＭＢ２，３３．３４．３５は、それぞれＡ入力と
Ｂ入力とを比較する比較回路であって１Ｍ３２およびＭ
３３の２つのＩＣで、アドレスコンベア回路２１を構成
し、Ｍ３４．Ｍ２Ｓの２つのＩＣによって、アドレスコ
ンベア回路２２を＋’Ａ成する。ＭＢ２のＢ入力にはＢ
２のみ論理１が入力されており、それ以外の入力はすべ
て０に設定されている。したがって、メモリアドレスバ
スの上位７ビツトすなわちアドレス線ＭＡ４．５．６゜
７．８，９．１０のそれぞれに上位アドレスＭＡ信号の
１４ビツト目および１５，１６．１７゜１８．１９．２
０ビツトの論理がそれぞれ入力された場合に、最上位ビ
ットすなわちアドレス２０ビツト目（画面の２Ｘ６４に
バイトをＭＡアドレスの上位１７ビツトでアクセスして
いるので２０ビツト目は画面の上下を選択する）が１で
あるかどうかを９Ｍ３２が比較し、他のビットがＯでそ
のアドレス２０ビツト目が１のときのみ、Ａ＝Ｂ出力に
論理１を出す。そしてＭＡＩＯすなわち最上位ビットの
アドレス２０が１でそれ以外のビットに少なくとも１つ
１である場合には、Ａ＞Ｈの出力が論理１となりＭＡア
ドレスは画面の半領域を指定することになる。またＭ３
４．Ｍ２ＳのＡ入力にはそれぞれ最上位ビットのアドレ
ス２０ビツト目と１９．１８，１７．１６がそれぞれ入
力されている。一方、Ｂ入力に対しては１Ｍ３４はすべ
て０であり２Ｍ３５のＢ入力はすべて１が入力されてい
る。したがって、ＭＡＩＯすなわちアドレス２０ビツト
目がＯであって、１６．１？、１８゜１９ビツト目のア
ドレスがすべて１である場合に。

Ｍ３４のＡ＝Ｂ出力が１となる。したがって２Ｍ３２と
Ｍ３３のアドレスコンベア回路は、アドレス２０の最上
位ビットが１であってＡ＞Ｂである画面半領域を検出し
１画面上半分から画面下半分にスキャン走査が移動する
とき、Ａ＝Ｂ出力が１になる。一方３Ｍ３４およびＭ２
Ｓからなるアドレスコンベア回路は、アドレス２０の最
上位ビットがＯに対応する半領域でＭＡアドレスの上位
５ビツトに０１１１１がきたかどうかを、Ａ＝Ｂ出力に
よって検出できることになる。またＭＢ２゜Ｍ２７のア
ンドゲートおよびオアゲートおよびＭ２Ｃの２つのデマ
ルチプレクサはオフセット値発生回路２３，２４．およ
び判断回路２５を構成するオフセット値発生回路および
判断回路である。

また、Ｍ３８，３９，４０，４１，４２．４３はそれぞ
れ加算回路である。加算回路Ｍ３８，３９゜４２のＡ入
力には、メモリアドレスＭＡアドレスが上位アドレス、
すなわち２０ビツト目から１０ビツト目までの１１ビツ
トが六入力に入力されている。一方、Ｂ入力はオフセッ
ト値発生回路の第１のデマルチスプレフサＭ３６および
第２のＭ２ＯのＹｏ小出力たはＹ１出力が１図に示すよ
うな結線で入力されている。いま、ＭＡアドレスが画面
上部を指定している場合には、ＭＡアドレスの最上位ビ
ン１〜はＯであるからＭ３２のＡ＞Ｂ出力は０であり、
Ａ＝Ｂ出力も０であり１Ｍ３４のＡ＝Ｂ出力も０である
と仮定すれば、アンド回路３７の出力はともに０であり
１Ｍ２７のオアゲートの出力もＯであるから、デマルチ
プレクサＭ３６の下のデマルチプレクサのＡ入力にはＯ
が入力される。Ｂ入力は論理Ｏが固定的に入力されてい
るので、Ｙｏ小出力Ｏに活性化され、加算回路Ｍ３９の
８２人力およびＭ２ＯのＢ４．Ｂ３．Ｂ２゜ＢＩはすべ
て０が入力される。一方２Ｍ３６の上のデマルチプレク
サのＩＡｌ入力は、ＣＲＴＣからのラスクアドレスＲＡ
２信号が入力されているが、この信号がいま論理１であ
ると仮定すれば。

Ｍ２Ｏの上のデマルチプレクサの出力はＹ１出力のみ活
性化されて０となり、Ｙｏ小出力１となる。

したがって１Ｍ３８の加算器の８３人力は１．Ｂ２入力
、Ｂｌ入力はそれぞれＯが入力され、またＭ３９の加算
器に関しては、Ｂ４出力が０．Ｂ３出力も０となる。し
たがって、加算器Ｍ３８゜３９．４０によって、アドレ
ス２０からアドレス１０までの上位１１ビツトに関して
、ＭＡアドレスは最上位ビットが１であるＢ入力が加算
され。

すなわち、　　１００ライン分のキャラクタ数に対応す
るアドレスがＭＡアドレスに加算されて、出力されるこ
とになる。また、後段の加算器Ｍ４１゜４２．４３には
、Ａ入力はすべて論理０が強制的に入力されているが２
Ｍ４３のＡ！すなわち上位アドレスの最下位ビットには
９Ｍ３６のＹｏ小出力入力されているので、いまこの信
号はＯであるから、Ｍ４１，４２．４３の出力はＭ３８
，３９゜４０の加算出力と同じ論理状態となっている。

したがって、オフセットアドレス　２０は１画面上半分
のうちの１点を指定しているＭＡアドレスに。

１００ライン分のキャラクタ数に対応するアドレスが加
えられ、それがオフセットアドレスとして出力されるこ
とになる。一方、ＭＡアドレスがちし画面下半分の１点
を指定している場合には。

Ｍ３２のＡ＞Ｂ出力はＡｆ：Ｂのときには１となる。

したがって、オフセット値発生回路の下のデマルチプレ
クサＭ３６の２Ａ入力は１となる。したがって、その出
力である２Ｙｏ出力も１となる。また、上のデマルチプ
レクサＭ３６の入力ＲＡ２がいま０であると仮定すれば
、Ｙｏ小出力Ｏ，Ｙ＋比出力１となる。したがって、加
算器Ｍ３８゜３９．４０のＢ入力は、最上位すなわちア
ドレスの２０ビツト目から順に０．１，１，１，１，０
゜１．１，１．１が入力される。また、下のデマルチプ
レクサのＭ２ＯのＹｏ小出力１であるから。

これはＭ４３の加算器の最下位ビットＡ＋に入力される
。したがって、前段の加算器Ｍ３Ｂ、３９゜４０によっ
て、ＭＡアドレスには、前記論理系列０、１．１．１．
１．１．０．１．１．１．１が加えられて、さらに、後
段の加算器Ｍ４１．４２゜４３によって最下位ピッ）Ａ
＋に１が加えられて出力されることになる。これは、Ｍ
Ａアドレスが画面下半分の１点を指定している場合に、
そのＭＡアドレスに１００ライン分のキャラクタ数に対
応するアドレスすなわち、正なるオフセット値に対応す
るビットパターンを反転して１を加えてできるこの複数
表示を加えることによって、ＭＡアドレスからオフセッ
ト値を減算する動作がなされている。

次に、第１図に示したブロック図のビデオ制御回路６に
関して詳細に説明する。第６図にそのビデオ制御回路６
のブロック図を示す。ＣＲＴＣＩから出力されたＭＡア
ドレスあるいはＭＡアドレスに前記オフセット発生回路
２によって発生されたオフセットアドレスは２画面ｌ走
査１回につきそれぞれ時分割的にＶＲＡＭ４に与えられ
、対応するＶＲＡＭデータがキャラクタジェネレータ５
に与えられると、キャラクタジェネレータ５は。

第４図に示すように、ディスプレイデータ５０を出力す
る。キャラクタジェネレータ５の出力線５０には、ラン
チ回路としてラッチ回路６０と６１が接続されている。

ランチ回路６０は、　　ＣＲＴＣＩから出力されるＭＡ
アドレスに対応するキャラクタジェネレータ５の出力デ
ィスプレイデータをＵＰＬＣＫクロック、すなわち第２
図の■で示すクロックでランチし、ランチ回路６１は、
ＣＲＴＣｌから出力されるＭＡアドレスに、前記オフセ
ット発生回路２によってオフセット値が加えられてでき
たオフセットアドレスに対応するキャラクタが出力５０
に出力されたときに第２図のＪに示されるクロックＬＰ
ＬＣＫでランチする回路である。ランチ回路６０および
６１にそれぞれ置数されたディスプレイデータ、すなわ
ちＭＡアドレスに対応するキャラクタとオフセットアド
レスに対応するキャラクタは、同時にシリアルデータと
して前記ラッチ回路より出力されて選択回路６２を介し
て、ＬＣＤディスプレイ駆動回路に送られ、同時に表示
されることになる。選択回路６２は、ＭＡアドレスが画
面の上半分あるいは下半分を指定しているかによって、
データの出力を切換えるためのものである。つまりＣＲ
ＴＣアドレスＭＡが画面上側を指定しているときは、ラ
ッチ６０のデータをＬＣＤパネルの上側を駆動するデー
タＤ１とし、ラッチ６１のデータをＬＣＤパネルの下側
を駆動するデータＤ２とし、ＭＡが画面下側を指定して
いるときには、６０の出力をＤ２，６１の出力をＤｌと
する。

本発明はこのようにＣＲＴＣｌを用いて、ディスプレイ
がＣＲＴのようにラスクスキャン方式を用いないしＣＤ
のような画面をＣＲＴＣを用いても表示できるように２
画面を２分割して表示する方式を提供するもので、ＣＲ
ＴＣの出力するメモリアドレスＭＡにオフセットをかけ
て、ＣＲＴＣ自身がＶＲＡＭを１バイトアクセスする間
に２強制的に２バイトアクセスするようにしたものであ
る。

上記実施例ではキャラクタジェネレータ５を使っている
が１本発明は、キャラクタジェネレータを使わず１画面
のドツトとメモリが１対１に対応したビットマツプディ
スプレイにも適用しうる。

本発明をビットマツプディスプレイに通用するときには
ラスクアドレスもＶＲＡＭに入力する。

〔発明の効果〕

このように３本発明は、ＣＲＴＣを使ってＣＲＴのみな
らず、最近実用性が高まってきた液晶のディスプレイす
なわちＬＣＤパネル表示装置をも駆動できるようにした
もので、専用のＬＣＤコントローラを必要とせず、量産
されているＣＲＴＣを使ってＬＣＤを制御できるので、
ＣＲＴＣに対するコストパフォーマンスが非常に向上す
るという効果がある。さらに２本発明によれば、ＣＲＴ
Ｃを用いてＣＲＴばかりでなくＬＣＤも制御できるので
、ＣＲＴＣのコストパフォーマンスが向上するとともに
、ＣＲＴＣをＬＣＤコントローラの代りに用いても、ま
った（同様に、１００ラインの水平走査につき必ず１回
は各画素が表示されることになるので、各画素が薄く表
示されることはない。

【図面の簡単な説明】

第１図は９本発明のＣＲＴＣによる画面２分割表示方式
に従う回路構成図。第２図＋ａ）〜（ｄ）は、メモリアクセスの概念図。第３図は第１図の各回路の出力波形のタイミングチャー
ト第４図（ａｌは１キヤラクタのドツトパターン図。同図（ｂ）はディスプレイの一画面における文字表示を
示す概念図。第５図（ａ）は本発明のオフセット発生回路のブロック
図。同図（ｂｌは前記オフセット発生回路の詳細な回路構成
図。第６図は本発明のビデオ制御回路のブロック図である。１・・・ＣＲＴＣ。２・・・オフセットアドレス発生回路。３・・・選択回路。４・・・ＶＲＡＭ。５・・・キャラクタジェネレータ。６・・・ビデオ制御回路。７・・・ＬＣＤパネル装置。８・・・タイミング発生回路。９・・・選択回路。１０・・・水平同期信号。１１・・・垂直同期信号。１２・・・表示期間指示信号。１３・・・メモリアドレス（ＭＡ）。２０・・・オフセットアドレス信号。２１．２２・・・アドレスコンベア回路。２３．２４・・・オフセット値発生回路。２５・・・オフセット値を加えるか引くかを決める判断
回路。２６・・・加減算器。Ｍ３２．Ｍ３３．Ｍ３４．Ｍ２Ｓ・・・比較回路。Ｍ２７．Ｍ３６Ｍ３７．　　・・・オフセット値発生回
路及び判断回路。Ｍ３８．Ｍ３９．Ｍ２Ｏ，Ｍ４１．Ｍ４２．Ｍ４３・・
・加減算器、　　　′ ６０．６１・・・ランチ回路。６２・・・選択回路。ＣＦ？Ｔの走ｋ　　　　　　　　　　　　　　　＃ｅＪ
Ｑ１：Ｊ４ＬＣＤ／Ｙ３ｔｖｋ＆（０）　　　　　　　
　　　　　　　　　（ｂ）第　２ｉ％ミリ７７セスめ宥
光Ａシ図第４（ｂ）図

Claims

【特許請求の範囲】

（１）ＣＲＴの少なくとも１画面分の表示データを記憶
する画像メモリに対してメモリアドレスを発生するＣＲ
Ｔコントローラと、少なくとも２つに領域分割した画面
上に於いて、該メモリアドレスに対応する表示位置がど
の領域に対応するかを判別する判別回路と、オフセット
値を発生するオフセット値発生回路と、該判別回路の出
力に応答して該オフセット値を前記メモリアドレスに加
算又は前記メモリアドレスから減算して、前記メモリア
ドレスに対応する表示位置が含まれる領域とは別の領域
の表示位置に対応するオフセットされたメモリアドレス
を出力する演算回路とを設け、前記ＣＲＴコントローラ
が１つのメモリアドレスを出力する間に前記メモリアド
レス及びオフセットされたメモリアドレスにより画像メ
モリのデータを少なくとも２つ読出し、少なくとも２つ
の該データに対応する表示を液晶ディスプレイに同時に
行うことを特徴とするＣＲＴコントローラによる液晶デ
ィスプレイ表示制御方式。
（２）前記画面を上下に２分割し、前記判別回路はメモ
リアドレスに対応する表示位置が画面の上、下どちらの
領域に含まれるかを判別し、前記演算回路は、前記表示
位置が上側の画面に含まれるときには前記メモリアドレ
スからオフセット値を減算し、前記表示位置が下側の画
面に含まれるときには前記メモリアドレスとオフセット
値の加算を行い、前記ＣＲＴコントローラの１メモリア
ドレス出力に応答して、上側と下側の画面に同時に表示
を行うことを特徴とする特許請求の範囲第１項記載のＣ
ＲＴコントローラによる液晶ディスプレイの表示制御方
式。