JPS6177200A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
- Publication number
- JPS6177200A JPS6177200A JP59199770A JP19977084A JPS6177200A JP S6177200 A JPS6177200 A JP S6177200A JP 59199770 A JP59199770 A JP 59199770A JP 19977084 A JP19977084 A JP 19977084A JP S6177200 A JPS6177200 A JP S6177200A
- Authority
- JP
- Japan
- Prior art keywords
- generation circuit
- semiconductor memory
- address
- clock generation
- address generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明（↓半導体メモリ素子に関し、特スクリーニング
試験を簡易な構成にて有効に達成できる半導体メモリ未
了−に関する６ 〔従来の技術〕 半導体メモリの市場は拡大の一途をたどっているが、半
導体メモリには周知のように、初期故障と呼ばれる不良
形態が存在する。これは製造欠陥を含むメモリが使用開
始期＋＋１１に劣化し不良となるものである、信頼性の
高いメモリ製品を出荷するためには、出荷前にメモリを
ある程度の時間動作させ、劣化すべきものは劣化させ製
造欠陥を含むメモリ、即ち潜在的な欠陥を有する製品を
除去するというスクリーニング試験（Ｓｃｒｅｅｎｉｎ
ｇ Ｔｅ５ｔ）を実施する必要がある。このスクリーニ
ング試験のために半導体メモリ麦ｆ−を動作させる方法
としては１通電するのみのスタチックバーンイン（Ｓｔ
ａｔｉｃ Ｂｕｒｎ Ｉｎ） と、通電しクロック、ア
ドレスを与えるダイナミックバーンイン （Ｄｙｎａｍ
ｉｃＢｕｒｎ Ｉｎ）とがある。
試験を簡易な構成にて有効に達成できる半導体メモリ未
了−に関する６ 〔従来の技術〕 半導体メモリの市場は拡大の一途をたどっているが、半
導体メモリには周知のように、初期故障と呼ばれる不良
形態が存在する。これは製造欠陥を含むメモリが使用開
始期＋＋１１に劣化し不良となるものである、信頼性の
高いメモリ製品を出荷するためには、出荷前にメモリを
ある程度の時間動作させ、劣化すべきものは劣化させ製
造欠陥を含むメモリ、即ち潜在的な欠陥を有する製品を
除去するというスクリーニング試験（Ｓｃｒｅｅｎｉｎ
ｇ Ｔｅ５ｔ）を実施する必要がある。このスクリーニ
ング試験のために半導体メモリ麦ｆ−を動作させる方法
としては１通電するのみのスタチックバーンイン（Ｓｔ
ａｔｉｃ Ｂｕｒｎ Ｉｎ） と、通電しクロック、ア
ドレスを与えるダイナミックバーンイン （Ｄｙｎａｍ
ｉｃＢｕｒｎ Ｉｎ）とがある。
第３図は従来のスタチックバーンイン装置の構成を示す
ブロック図で、図において（１）はスクリーニング試験
を受ける半導体メモリ素子であり、（２）は該半導体メ
モリ素子（１）に電気エネルギーを供給する電源、（３
）は該電源（２）から半導体メモリ素子（１）への電気
エネルギーの通路としての電源供給線である。
ブロック図で、図において（１）はスクリーニング試験
を受ける半導体メモリ素子であり、（２）は該半導体メ
モリ素子（１）に電気エネルギーを供給する電源、（３
）は該電源（２）から半導体メモリ素子（１）への電気
エネルギーの通路としての電源供給線である。
また、第４図は従来のダイナミックバーンイン装置の構
成を示すブロック図で、同図においてＬ２第３図と同−
符壮は同一構成部分を示し、この同一構成部分の説明は
省略する。（４）はクロック発生回路、（５）はクロッ
ク信号線、（６）はアドレス発生回路、（７）はアドレ
ス信号線である。
成を示すブロック図で、同図においてＬ２第３図と同−
符壮は同一構成部分を示し、この同一構成部分の説明は
省略する。（４）はクロック発生回路、（５）はクロッ
ク信号線、（６）はアドレス発生回路、（７）はアドレ
ス信号線である。
一般にメモリ素子の場合、外部からクロックもしくはア
ドレスを与えることによって初めて内部回路全体に電圧
が印加されるようになっているものが多い。し−記メモ
リ素子の効果的なスクリーニング試験を実施するために
は、第２図に示すダイナミックバーンイン装置を使う必
要がある。特に、現在半導体メモリ市場の大半を占める
ダイナミックＲＡＭ （Ｒａｎｄｏｎ Ａｃｃｅｓｓ
Ｍｅｓｏｒｙ）では外部からクロックもしくはアドレス
を与えなければ内部回路が通常の動作状態の電位になら
ないため第１図のようなスタチックバーンイン装置では
スクリーニング試験の効果が少ないという事情にあった
。
ドレスを与えることによって初めて内部回路全体に電圧
が印加されるようになっているものが多い。し−記メモ
リ素子の効果的なスクリーニング試験を実施するために
は、第２図に示すダイナミックバーンイン装置を使う必
要がある。特に、現在半導体メモリ市場の大半を占める
ダイナミックＲＡＭ （Ｒａｎｄｏｎ Ａｃｃｅｓｓ
Ｍｅｓｏｒｙ）では外部からクロックもしくはアドレス
を与えなければ内部回路が通常の動作状態の電位になら
ないため第１図のようなスタチックバーンイン装置では
スクリーニング試験の効果が少ないという事情にあった
。
以上のような理由からスクリーニング試験にはダイナミ
ックバーンイン装置が多用されているが、ダイナミンク
バーンイン装置にはクロック発生回路やアドレス発生回
路が必要となるため装置の構成が複雑化し、また装置自
体の価格が高くなるという欠点があった。
ックバーンイン装置が多用されているが、ダイナミンク
バーンイン装置にはクロック発生回路やアドレス発生回
路が必要となるため装置の構成が複雑化し、また装置自
体の価格が高くなるという欠点があった。
本発明は上記点に鑑みてなされたもので、メモリアドレ
スを逐次指定するアドレス発生回路と、該アドレス発生
回路にて送出されるアドレス指定信号に外部電源からの
出力を同期させるクロック発生回路とを内蔵し、上記外
部電源にて出力される電圧を印加するのみでメモリセル
をアクセスする構成である。
スを逐次指定するアドレス発生回路と、該アドレス発生
回路にて送出されるアドレス指定信号に外部電源からの
出力を同期させるクロック発生回路とを内蔵し、上記外
部電源にて出力される電圧を印加するのみでメモリセル
をアクセスする構成である。
［作用］
半導体メモリ素子に内蔵されたクロック発生回路とアト
。レス発生回路との制御信号に基づき外部電源から入力
される電圧を逐次所定のメモリセルに印加できることと
なり、簡易な構成で且つ安価なスタチックバーンイン装
置にてアドレスを指定することにより逐次メモリセルの
スクリーニング試験ができるダイナミックバーンイン装
置と同様に効果的なスクリーニング試験が町詣となる。
。レス発生回路との制御信号に基づき外部電源から入力
される電圧を逐次所定のメモリセルに印加できることと
なり、簡易な構成で且つ安価なスタチックバーンイン装
置にてアドレスを指定することにより逐次メモリセルの
スクリーニング試験ができるダイナミックバーンイン装
置と同様に効果的なスクリーニング試験が町詣となる。
以下、第１図及び第２図に基づき本発明の一実施例を説
明する。上記第１図に本実施例に係る半導体メモリ、素
子の構成ブロック図、第２図に上記第１図の半導体メモ
リ素子をスクリーニング試験。
明する。上記第１図に本実施例に係る半導体メモリ、素
子の構成ブロック図、第２図に上記第１図の半導体メモ
リ素子をスクリーニング試験。
する場合の構成ブロック図を示し、上述した従来装置（
第３図、第４図）と同−符壮は同−又は相当部分であり
、この説明は省略する。上記各図において、（８Ａ）
、 （８Ｂ）はそれぞれ半導体メモリ素子（１）内部の
動作に外部から信号線（５）、（７）で供給されるクロ
ック、アドレスを用いるか、内蔵のクロック発生回路（
４）、アドレス発生回路（６）から供給されるクロック
、アドレスを用いるかを切換える切換え回路、（９）は
切換え回路（８Ａ） 、 （８Ｂ）クロック発生回路（
４）、アドレス発生回路（６）を制御する制御信号、（
１０） 、（１１）はそれぞれクロック発生回路（４）
と切換え回路（８Ａ）、アドレス発生回路（θ）と切換
え回路（８Ｂ）を各々結ぶ信号線、（１２）はアドレス
発生回路（６）にクロックを供給する信号線である。
第３図、第４図）と同−符壮は同−又は相当部分であり
、この説明は省略する。上記各図において、（８Ａ）
、 （８Ｂ）はそれぞれ半導体メモリ素子（１）内部の
動作に外部から信号線（５）、（７）で供給されるクロ
ック、アドレスを用いるか、内蔵のクロック発生回路（
４）、アドレス発生回路（６）から供給されるクロック
、アドレスを用いるかを切換える切換え回路、（９）は
切換え回路（８Ａ） 、 （８Ｂ）クロック発生回路（
４）、アドレス発生回路（６）を制御する制御信号、（
１０） 、（１１）はそれぞれクロック発生回路（４）
と切換え回路（８Ａ）、アドレス発生回路（θ）と切換
え回路（８Ｂ）を各々結ぶ信号線、（１２）はアドレス
発生回路（６）にクロックを供給する信号線である。
本発明の半導体メモリ素子（１）は、上記のように構成
されており、この半導体メモリ素子（１）を通常メモリ
とし使用する場合は、上記制御信号（８）に基づき切換
え回路（８Ａ） 、 （８Ｂ）を制御し、信号線（５）
、（７）から与えられるクロック、アドレスを用いて従
来の半導体メモリ素子と同様に動作させることが出来る
。また、スクリーニング試験時には、制御信号（９）に
基づきクロック発生回路（４）、アドレス発生回路（６
）の動作を開始させるとともに、切換え回路（８Ａ）
、 （８Ｂ）をメモリのアドレス、クロックとして内蔵
のクロック発生回路（４）、アドレス発生回路（６）で
発生したアドレス、クロックを用いるように切換える。
されており、この半導体メモリ素子（１）を通常メモリ
とし使用する場合は、上記制御信号（８）に基づき切換
え回路（８Ａ） 、 （８Ｂ）を制御し、信号線（５）
、（７）から与えられるクロック、アドレスを用いて従
来の半導体メモリ素子と同様に動作させることが出来る
。また、スクリーニング試験時には、制御信号（９）に
基づきクロック発生回路（４）、アドレス発生回路（６
）の動作を開始させるとともに、切換え回路（８Ａ）
、 （８Ｂ）をメモリのアドレス、クロックとして内蔵
のクロック発生回路（４）、アドレス発生回路（６）で
発生したアドレス、クロックを用いるように切換える。
このように上記切換え回路（８Ａ）、（８Ｂ）にて切換
えた状態において、クロック発生回路（４）は、内部に
発振回路を有しており、制御信号（９）が所定の状態に
設定されると、メモリ素子の動作に必要なりロックを周
期的に発生させ、他方アドレス発生回路（６）はクロッ
ク発生回路（４）からのクロックを受けてスクリーニン
グ試験の動作に必要なアドレスを順次発生させる。以上
のような構成により、外部から電圧を印加するのみでタ
イナミックバーンインに心安な信壮を内部で自動発生す
る。
えた状態において、クロック発生回路（４）は、内部に
発振回路を有しており、制御信号（９）が所定の状態に
設定されると、メモリ素子の動作に必要なりロックを周
期的に発生させ、他方アドレス発生回路（６）はクロッ
ク発生回路（４）からのクロックを受けてスクリーニン
グ試験の動作に必要なアドレスを順次発生させる。以上
のような構成により、外部から電圧を印加するのみでタ
イナミックバーンインに心安な信壮を内部で自動発生す
る。
次に、未実施例に係る半導体メモリ素子（１）のスクリ
ーニング試験を行なう場合の動作を第２図に基づいて説
明する。同図において、制御信号（９）を電源（２）に
接続し、電位により切換え回路（８Ａ） 、 （８Ｂ）
クロック発生回路（４）、アドレス発生回路（６）を制
御する。このように動作させることにより、従来の安価
なスタチックバーンイン装置を用いて複雑な構成でしか
も高価なダイナミックバーンイン装置を用いた場合と同
等のスクリーニング試験の効果を得ることが出来る。
ーニング試験を行なう場合の動作を第２図に基づいて説
明する。同図において、制御信号（９）を電源（２）に
接続し、電位により切換え回路（８Ａ） 、 （８Ｂ）
クロック発生回路（４）、アドレス発生回路（６）を制
御する。このように動作させることにより、従来の安価
なスタチックバーンイン装置を用いて複雑な構成でしか
も高価なダイナミックバーンイン装置を用いた場合と同
等のスクリーニング試験の効果を得ることが出来る。
なお、上記実施例においてはクロック発生回路とアドレ
ス発生回路の両方を内蔵した例を示したが、いずれか一
方のみでもダイナミックバーンイン装置のコスト低減に
は効果がある。
ス発生回路の両方を内蔵した例を示したが、いずれか一
方のみでもダイナミックバーンイン装置のコスト低減に
は効果がある。
以」二説明した様に本発明は、メモリアドレスを逐次指
定するアドレス発生回路と、該アドレス発生回路にて送
出されるアドレス指定信号に外部電源からの出力を回期
させるクロック発生回路とを内蔵し、上記外部電源にて
出力される電圧を印加するのみでメモリセルをアクセス
する構成を採ったことから、半導体メモリ素子に内蔵さ
れたクロック発生回路とアドレス発生回路との制御信号
に基づき外部電源から入力される電圧を逐次所定のメモ
リセルに印加できることとなり、簡易な構成且つ安価な
スタチックバーンイン装置でアドレスを指定することに
より逐次メモリセルのスクリーニング試験ができるダイ
ナミックバーンイン装置と同様に効果的なスクリーニン
グ試験が可能となる効果を奏する。
定するアドレス発生回路と、該アドレス発生回路にて送
出されるアドレス指定信号に外部電源からの出力を回期
させるクロック発生回路とを内蔵し、上記外部電源にて
出力される電圧を印加するのみでメモリセルをアクセス
する構成を採ったことから、半導体メモリ素子に内蔵さ
れたクロック発生回路とアドレス発生回路との制御信号
に基づき外部電源から入力される電圧を逐次所定のメモ
リセルに印加できることとなり、簡易な構成且つ安価な
スタチックバーンイン装置でアドレスを指定することに
より逐次メモリセルのスクリーニング試験ができるダイ
ナミックバーンイン装置と同様に効果的なスクリーニン
グ試験が可能となる効果を奏する。
第１図は本発明の一実施例に係る半導体メモリ素子の構
成ブロック図、第２図は旧記第１図の半導体メモリ素子
をスクリーニング試験する場合の構成ブロック図、第３
図は従来のスクリーニング試験を行なうスタチックバー
ンイン装置の構成ブロック図、第４図は従来のダイナミ
ックバーンイン装置の構成ブロック図を示す。 図において、（１）は半導体メモリ素子、（２）は電源
、 （３）は電源供給線、 （４）はクロック発生回路、 （５）、（７）は信号線。 （６）はアドレス発生回路、 （８Ａ） 、 （８Ｂ）は切換え回路、（９）は制御信
号線である。 代理人 大 岩 増 雄第 １− １・事４イ本Ｘモリ棗ｊ 第３図 手続補正書（自発） ％３ｑ４６ ２７ 昭和 月 日 ２、発明の名称 半導体メモリ素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代ＥＩＪ区丸の内二丁目２番３
号名 称 （６０１）三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番；３号
三菱電機株式会社内 明細書の特許請求の範囲の欄１発明の詳細な説明の欄、
及び図面。 ６、補正の内容 （１）明細にの特許請求の範囲の記載を別紙の通り補正
する。 （２）明細、＃：第３頁第１７行の「第２図」という記
、或を「第４図」と浦Ｗ、する。 ｒ３）明細、１：第４頁：５２行の「第１図」という記
１成ヲ「；ｎ ３１ＮＪ ト補＋Ｅ スル。 ｒ４） １ｊＪＩＵ ４．： Ｑ’ｔ ４ 頁７３１６
行ノｒ 信号ニ外部電？ＡＸ カらの出力を同期させる
」という記載を「信号に従ってメモリセルをアクセスす
るための」とＪｌｉ １Ｅする。 （５）明細書第８頁第９行ないし第１Ｏ行の「アドレス
指定信号に外部電源・・・クロック発生回路」という記
・代を「アドレス指定信号に従ってメモリセルをアクセ
スするクロック発生回路」と浦」［する。 （８） Ｉ４面の第１図を別紙朱記の通り油面する。 ７ 添付と類の目録 （１）補正後の特許請求の範囲を記載した書面（２）補
正後の図面 １ 通以 上 補正後の特許請求の範囲を記載した書面（１）メモリア
ドレスを逐次指定するアドレス発生回路と、該アドレス
発生回路にて送出されるアドレス指定信号に７つてメ゛
モリセル アクセスるためのクロック発生回路とを内蔵
し、上記外部電源にて出力される電圧を印加するのみで
メモリセルをアクセスする構成としたことを特徴とする
半導体メモリ素子。 （２）上記アドレス発生回路とクロ、り発生回路とに各
々対応してｖＪ換え回路を設け、この切換え回路の切換
え動作に基づきメモリセルに対する外部制御信号とアド
レス発生回路及びクロック発生回路にて各々出力される
信号とのジノ換えを行なう構成としたことを特徴とする
特許請求の範囲第１項記・成の゛ト導体メモリ素子。 第１図 １ 半４４ｘモリ１ｊ
成ブロック図、第２図は旧記第１図の半導体メモリ素子
をスクリーニング試験する場合の構成ブロック図、第３
図は従来のスクリーニング試験を行なうスタチックバー
ンイン装置の構成ブロック図、第４図は従来のダイナミ
ックバーンイン装置の構成ブロック図を示す。 図において、（１）は半導体メモリ素子、（２）は電源
、 （３）は電源供給線、 （４）はクロック発生回路、 （５）、（７）は信号線。 （６）はアドレス発生回路、 （８Ａ） 、 （８Ｂ）は切換え回路、（９）は制御信
号線である。 代理人 大 岩 増 雄第 １− １・事４イ本Ｘモリ棗ｊ 第３図 手続補正書（自発） ％３ｑ４６ ２７ 昭和 月 日 ２、発明の名称 半導体メモリ素子 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代ＥＩＪ区丸の内二丁目２番３
号名 称 （６０１）三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番；３号
三菱電機株式会社内 明細書の特許請求の範囲の欄１発明の詳細な説明の欄、
及び図面。 ６、補正の内容 （１）明細にの特許請求の範囲の記載を別紙の通り補正
する。 （２）明細、＃：第３頁第１７行の「第２図」という記
、或を「第４図」と浦Ｗ、する。 ｒ３）明細、１：第４頁：５２行の「第１図」という記
１成ヲ「；ｎ ３１ＮＪ ト補＋Ｅ スル。 ｒ４） １ｊＪＩＵ ４．： Ｑ’ｔ ４ 頁７３１６
行ノｒ 信号ニ外部電？ＡＸ カらの出力を同期させる
」という記載を「信号に従ってメモリセルをアクセスす
るための」とＪｌｉ １Ｅする。 （５）明細書第８頁第９行ないし第１Ｏ行の「アドレス
指定信号に外部電源・・・クロック発生回路」という記
・代を「アドレス指定信号に従ってメモリセルをアクセ
スするクロック発生回路」と浦」［する。 （８） Ｉ４面の第１図を別紙朱記の通り油面する。 ７ 添付と類の目録 （１）補正後の特許請求の範囲を記載した書面（２）補
正後の図面 １ 通以 上 補正後の特許請求の範囲を記載した書面（１）メモリア
ドレスを逐次指定するアドレス発生回路と、該アドレス
発生回路にて送出されるアドレス指定信号に７つてメ゛
モリセル アクセスるためのクロック発生回路とを内蔵
し、上記外部電源にて出力される電圧を印加するのみで
メモリセルをアクセスする構成としたことを特徴とする
半導体メモリ素子。 （２）上記アドレス発生回路とクロ、り発生回路とに各
々対応してｖＪ換え回路を設け、この切換え回路の切換
え動作に基づきメモリセルに対する外部制御信号とアド
レス発生回路及びクロック発生回路にて各々出力される
信号とのジノ換えを行なう構成としたことを特徴とする
特許請求の範囲第１項記・成の゛ト導体メモリ素子。 第１図 １ 半４４ｘモリ１ｊ
Claims (2)
- （１）メモリアドレスを逐次指定するアドレス発生回路
と、該アドレス発生回路にて送出されるアドレス指定信
号に外部電源からの出力を同期させるクロック発生回路
とを内蔵し、上記外部電源にて出力される電圧を印加す
るのみでメモリセルをアクセスする構成としたことを特
徴とする半導体メモリ素子。 - （２）上記アドレス発生回路とクロック発生回路とに各
々対応して切換え回路を設け、この切換え回路の切換え
動作に基づきメモリセルに対する外部制御信号とアドレ
ス発生回路及びクロック発生回路にて各々出力される信
号との切換えを行なう構成としたことを特徴とする特許
請求の範囲第１項記載の半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199770A JPS6177200A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199770A JPS6177200A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177200A true JPS6177200A (ja) | 1986-04-19 |
Family
ID=16413324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199770A Pending JPS6177200A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02146186A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | ランダムアクセスメモリ装置 |
-
1984
- 1984-09-25 JP JP59199770A patent/JPS6177200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02146186A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | ランダムアクセスメモリ装置 |
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