JPS6238600A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6238600A
JPS6238600A JP60178961A JP17896185A JPS6238600A JP S6238600 A JPS6238600 A JP S6238600A JP 60178961 A JP60178961 A JP 60178961A JP 17896185 A JP17896185 A JP 17896185A JP S6238600 A JPS6238600 A JP S6238600A
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JP
Japan
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circuit
test
data
input
memory
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JP60178961A
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Takeo Tatematsu
武夫 立松
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G—PHYSICS
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バーインテスト用の回路を内蔵した半導体記
憶装置に関する。
〔従来の技術〕
半導体メモリは不良品の早期発見などを目的として出荷
段階までに各種の試験を行うが、バーンイン（Ｂｕｒｎ
　Ｉｎ　：　Ｂｌ）と呼ばれるエージング試験もその１
つである。このＢＩ試験は、アセンブリ試験−プリＢＩ
試験−ＢＩ試験−ボス）Ｂｌ試験（出荷試験）という序
列の途中に位置づけられ、高温、高電圧下でクロック、
アドレス、ライトイネーブル、データ等を入力して障害
が発生したか否か試験する。温度は例えば１２０〜１２
５℃とし、また電源は５Ｖ±１０％の規格であればこれ
を６ｖ以上にする。
第５図はバーイン試験装置の概要を示す図で、１は恒温
層、２は複数のＢｌボード、３はテスト対称のＩＣ（メ
モリチップ）である。このＢＩボード２はテスト用のプ
リント基板で、そこにはＩＣ３を搭載するソケットが多
数段けられそれに配線が施されている。２ａはコネクタ
部である。各ＴＣ３に対する配線４は並列で、同時に全
てのＩＣをテストする。配線４は第６図のように電源Ｖ
ＣＣとアースＶｓｓの他にアドレスＡＯ−Ａ１５　　（
６４Ｉ（ビットの場合）及び図示しないがライトイネー
ブルＷ　Ｅ、入力データＤＩＮなどがあり、これらに全
てのＩＣ３が並列に接続される。Ｂｌボード２の各ソケ
ットにメモリＩＣを挿込み、か−るＢｌボードをそのコ
ネクタ部２ａでチャンバ５のコネクタ部へ挿し込み、所
定枚数のＢｌボードを挿し込んだチャンバ５を恒温槽１
に入れ、前記温度及び電圧下でデータ（テストパターン
）ＤＩＮ等を入力してメモリＩＣの各セルに書込みを行
なう。高温、高電圧下での動作であるから所謂加速試験
であり、通常状態での動作で故障を生じるものであれば
このバーイン試験である故障（例えば酸化膜の絶縁破壊
、配線のエレクトロマイグレーションによる断線など）
を生しる。そこで故障を生じたメモリＩＣは後工程での
出荷試験で発見され・不良として除かれ、市場に出退る
のを阻止され、こうして製品の信頼性向上が図れる。
〔発明が解決しようとする問題点〕
現在半導体メモリは信頼性を向上させるため、殆んどの
場合出荷時にこのバーインを行なっている。試験はダイ
ナミックであり、外部よりクロック、アドレス、ＷＥ、
ＤＩＮ等を一定のパターンに従って入力して行なう。と
ころで、従来の方法では各種信号をＢＩ詰装置付設され
ているドライバからコネクタ２ａ等を介して供給するの
で、駆動波形にオーバーシュートやアンダーシュートな
どの波形の乱れが発生するのが避けられない。このため
メモリが正常に動作しなかったり、またアンダーシェー
ドで負電圧部分が生じるとＣＭＯＳメモリではそのＰＮ
ＰＮ構造で形成されるサイリスクがオンして（ランチア
ンプして）素子を破壊したりする。またＢＴボードに多
数の配線をし、コネクタに多数の接触片を形成せねばな
らず、Ｂｌ装置が複雑、大型化する。本発明はＩＣチ、
ブにテスト用の回路を内蔵させることで、上記の点を解
決しようとするものである。
ｃ問題点を解決するための手段〕 本発明の半導体記憶装置は、メモリ回路と同じチップ上
にクロック発生器、アドレスカウンタ、ライトイネーブ
ル信号及び書込みデータ発生回路を含むテストパターン
発生回路と、外部から入力されるＲＡＳ信号、ＣＡＳ信
号、アドレス、ライトイネーブル信号及び入力データと
前記テストパターン発生回路が発生する信号とを切換え
る入力切換回路を形成し、テスト時に外部からテスト指
示を与えたとき該テストパターン発生回路の出力が該入
力切換回路を通して該メモリ回路に入力され、また通常
時は外部から入力される前記各信号が該入力切換回路を
通して該メモリ回路に入力される構成としたことを特徴
とするものである。
〔作用〕
本発明の原理ブロック図である第１図を参照して説明す
ると、この図で１０はテストパターン発生回路、２０は
入力切換回路である。テストパターン発生回路１０は発
振器１１、この発振器１１が発生するパルスよりＲＡＳ
　（ローアドレスストローブバー）クロック及びＣＡＳ
　（コラムアドレスストローブバー）クロックを作成す
るクロック発生器１２、発振器１１が発生するパルスを
計数してメモリアドレスを発生するアドレスカウンタ１
３、及び発振器１１が発生するパルスを受けてＷＥ　（
ライトイネーブル）信号及び入力データＩ）ｒＮ（こ＼
ではＢＩテストパターン）とテスト結果のデータと照合
チェックするための期待値データとを作成する■／○コ
ントロール回路１４からなり、また入力切換回路２０は
内部回路につながる各配線毎に一対のゲー）Ｑｌ、Ｑ２
を備え、テストパターン発生回路１０の出力と外部入力
とを切換える。
入力切換回路２０のゲートＱ＋、Ｑ２は逆相の信号Ｘ、
又で制御され、信号ＸがＨ（／＼イ）のときは外部入力
即ちクロックＲＡＳ、ＣＡＳ、アドレスＡＤＤ、　　ラ
イトイネーブルＷＥ及びデータ入力ＤＩＮが内部回路へ
供給される。これは通常動作時である。これに対し、信
号ＸがＨになるとゲートＱ　２がオンしくＱ＋はオフ）
、テストパターン発生回路１０の各出力が内部回路へ供
給される。
テストパターン発生回路１０は入力切換回路２０と共に
内部回路（メモリ回路）と同じチップに形成されている
ので、テストパターン発生回路１０の各出力をメモリ回
路（内部回路）に与えるのに外部配線は必要としない。
このため、テスト時にＢＩボード上に敷設する必要のあ
る配線は、第２図に示すようにＶＣＣ用とＶｓｓ用の配
線４１．４２だけで済む。但し、切換信号Ｘ、Ｘを外部
から与える場合はその分の配線も必要であるが、この信
号を内部的に作る場合は不要である。信号Ｘ、　Ｘを内
部的に作る１つの方法は、Ｖｃｃを６■以上に上昇させ
たとき作動する回路を予め形成しておくことである。尚
、テスト時のデータ入力（書込んだデータ）とデータ出
力（読出したデータ）とを比較するコンパレータ３１を
設け、その出力をメモリーの出力ＰＩＮを利用する等し
て配線４３で個々に外部のチェック回路へ導入すれば各
ＩＣ３毎の不良を外部でチェックでき、また配線４３を
ワイアードオア形式にすれば、１群のＩＣ３（７）良・
不良をチェックできる。この場合、入力デーク一致時の
コンパレータ３１の出力はフローティング（ハイインピ
ーダンス）状態として、入力不一致のコンパレータ（従
ってメモリＩＣ）の識別番号を送出させることも考えら
れ、この場合は個々の異常メモリＩＣを外部で検知する
ことができる。
〔実施例〕
第３図は本発明の一実施例を示すブロック図で、３２は
メモリ回路である。３１は入力データＤＡＴＡ　　ＩＮ
と、それをメモリ回路３２に書込んでから読出した出力
データＤＡＴＡ　　ＯＵＴとを比較する前記コンパレー
タで、こ−では排他的論理和ゲートを用いている。この
ゲート３１の出力はデータ出力用の端子３３を兼用して
チップ外部へ出力する。第４図はこの場合のタイムチャ
ートである。
バーインテスト時に電源Ｖｃｃを例えば７Ｖにすると入
力切換回路２０はテストパターン発生回路１０を選択し
、クロック発生器１２が出力するＲＡＳ、ＣＡＳ、アド
レスカウンタ１３が出力するアドレス、データ発生器１
５が出力するＷＥ及び［）ｒＮがメモリ回路３２に入力
する。最初は書込みを行ない、カウンタ１３が発生する
アドレス（これは全メモリセルのアドレス）にデータ発
生器１５が発生する“１”、“０″テストパターンを次
々と書込。全メモリセルに書込みが終ったところで読出
しモードに切換え（ＷＥをＨに保持し）、ＥＯＲゲート
３１はアクティブにしくＣＭＰ＝Ｈで示す）、アドレス
は最初から発生して書込んだデータを逐次読出し、デー
タ発生器１５も最初からデータを発生し、ＥＯＲゲート
３１で読出しデータと比較する。これらは、メモリ書込
み／読出しが正常に行なわれるなら一致するはず、従っ
てＥＯＲゲート３１の出力はＬレベルである。異常があ
って不一致になるとＥＯＲゲート３１の出力はＨレベル
になり、か＼る出力がデータ出力用端子３３を通して出
力される。
端子３３は通常は読出しデータを出力する端子であるか
ら、コンパレータ３１は設けて比較結果を出力させる場
合は切換回路３４を設ける。第３図（ｂ）は端子３３の
部分をや＼詳細に示す図で、３５は出力バッファである
。読出しデータ（ＤＡＴＡ　　０ＵＴ）はデータビット
Ｄとその反転ビットＤとしてこの出力バッファ３５に入
力し、端子３３より外部へ出力される。コンパレータ３
１の出力も図示しない回路で出力ビットＣとその反転ビ
ットＣにし、か＼るＣ２Ｃを切換３４へ入力する。
切換回路３４は、切換回路２０と同様に例えば電源電圧
が７■ならＣ１Ｃを選択し、５■ならり。
Ｄを選択する。
電源電圧で切換動作する回路は、例えばＭＯＳトランジ
スタの閾値電圧、ダイオードの順方向電圧などを利用し
て構成することができる。
アドレスカウンタ１３などはダイナミックＲＡＭではり
フレッシュ用にこれを備えているから、それを兼用すれ
ばよい。
（発明の効果〕 以上述べたように本発明によれば、メモリチップ内にテ
スト用の回路を設けたので、外部の試験装置からメモリ
チップにテストパターンを入力する必要がない。このた
め、１度に多数のメモリチップを試験する場合でも駆動
波形にオーバーシュートやアンダーシュートが生ずるこ
とはなく、ＣＭＯＳメモリのランチアップやメモリ自体
の不動作を回避でき、また試験装置を簡単化、小型化で
きる利点がある。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、第２図は試験時の外
部配線の説明図、第３図は本発明の一実施例を示すブロ
ック図、第４図はその動作を示すタイムチャート、第５
図は試験装置の外観図、第６図はその外部配線の説明図
である。 図中、３はメモリチップ、１０はテストパターン発生回
路、２０は入力切換回路、３２はメモリ回路である。

Claims (2)

    【特許請求の範囲】
  1. （１）メモリ回路と同じチップ上にクロック発生器、ア
    ドレスカウンタ、ライトイネーブル信号及び書込みデー
    タ発生回路を含むテストパターン発生回路と、外部から
    入力される＠ＲＡＳ＠信号、＠ＣＡＳ＠信号、アドレス
    、ライトイネーブル信号及び入力データと前記テストパ
    ターン発生回路が発生する信号とを切換える入力切換回
    路を形成し、テスト時に外部からテスト指示を与えたと
    き該テストパターン発生回路の出力が該入力切換回路を
    通して該メモリ回路に入力され、また通常時は外部から
    入力される前記各信号が該入力切換回路を通して該メモ
    リ回路に入力される構成としたことを特徴とする半導体
    記憶装置。
  2. （２）入力切換回路は、通常時より高い電源電圧が与え
    られるとき、テストパターン発生回路の出力信号がメモ
    リ回路に入力されるように切換わる構成とされたことを
    特徴とする特許請求の範囲第１項記載の半導体記憶装置
    。
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