JPS6177367A - 砒化ガリウム集積回路 - Google Patents
砒化ガリウム集積回路Info
- Publication number
- JPS6177367A JPS6177367A JP59198044A JP19804484A JPS6177367A JP S6177367 A JPS6177367 A JP S6177367A JP 59198044 A JP59198044 A JP 59198044A JP 19804484 A JP19804484 A JP 19804484A JP S6177367 A JPS6177367 A JP S6177367A
- Authority
- JP
- Japan
- Prior art keywords
- plane
- gallium arsenide
- field effect
- gate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は砒化ガリウム集積回路、特に電界効果トランジ
スタを能動素子としてオンチップ化した砒化ガリウム集
積回路に関する。
スタを能動素子としてオンチップ化した砒化ガリウム集
積回路に関する。
（従来の技術）
砒化ガリウム集積回路（ＧａＡｓ ＩＣ）の開発、実
用化は近年特に目覚しく、１０００論理ゲート級の論理
ＩＣや１０００乃至４０００ビツトのスタチック・ラン
ダム・アクセス・メモリの発表が相次いで成さ九るに至
っている。このよう表ＧａＡｓ−ＩＣはＧａＡ、の（１
００）面上にシ■ットキ障壁ゲート電界効果トランジス
タ（ＭＩＳＦＥＴ）、配線等を集積化して形成される。
用化は近年特に目覚しく、１０００論理ゲート級の論理
ＩＣや１０００乃至４０００ビツトのスタチック・ラン
ダム・アクセス・メモリの発表が相次いで成さ九るに至
っている。このよう表ＧａＡｓ−ＩＣはＧａＡ、の（１
００）面上にシ■ットキ障壁ゲート電界効果トランジス
タ（ＭＩＳＦＥＴ）、配線等を集積化して形成される。
集積規模の大きなＧａＡａ−ＩＣは通常しきい値電圧（
ＶＴ ）が略１■未満のＭＩＳＦＥＴ により構成さ
れるが、このよりなＧａＡｓ ＩＣではほとんどの場
合、同一チップ内のＭＩＳＦＥＴ のゲートフィンガ
ーをスヘテ・（０１１）面に平行、あるいはすべて（０
１１）面に平行に配向せしめ、積極的に（０１１）面に
平行に配向せしめ、積極的に（０１１）面に平行に配向
されたゲートフィンガーを有するＦＦＩＴと（００１）
面に平行に配向されたゲートフィンガーを有するＦＩＴ
を同一チップ内に混載することはほとんどなかった。そ
の理由は、特にＶＴが略１ｖ未満のＧａＡｓ −Ｍ Ｅ
８ Ｆ Ｅ Ｔ では（０１１）（１に平行なゲート
フィンガーを有するＦＩＴの電気的特性と（０１１）面
平行なＦＥＴの電気的特性の差が大きいことにある。更
に他の理由は、例えば、１９８３年発行のアプライド・
フィジックス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌｅｔｔｅｒｓ） 結第４２巻第３号第２７
０頁乃至第２７１頁の記載の如く。
ＶＴ ）が略１■未満のＭＩＳＦＥＴ により構成さ
れるが、このよりなＧａＡｓ ＩＣではほとんどの場
合、同一チップ内のＭＩＳＦＥＴ のゲートフィンガ
ーをスヘテ・（０１１）面に平行、あるいはすべて（０
１１）面に平行に配向せしめ、積極的に（０１１）面に
平行に配向せしめ、積極的に（０１１）面に平行に配向
されたゲートフィンガーを有するＦＦＩＴと（００１）
面に平行に配向されたゲートフィンガーを有するＦＩＴ
を同一チップ内に混載することはほとんどなかった。そ
の理由は、特にＶＴが略１ｖ未満のＧａＡｓ −Ｍ Ｅ
８ Ｆ Ｅ Ｔ では（０１１）（１に平行なゲート
フィンガーを有するＦＩＴの電気的特性と（０１１）面
平行なＦＥＴの電気的特性の差が大きいことにある。更
に他の理由は、例えば、１９８３年発行のアプライド・
フィジックス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌｅｔｔｅｒｓ） 結第４２巻第３号第２７
０頁乃至第２７１頁の記載の如く。
ＧａＡ、−ＩＣの実用に供せられるべ龜ゲート長が略１
．５μｍ以下のＧａＡｓ ・ＭＥＳ ＦＥＴ のＶＴ
は、ゲート長が短かくなるに従って（ｏｉｉ）面に平行
なゲートフィンガーを有するＦＥＴと（０１１） ｉｉ
ｉに平行なゲートフィンガーを有するＦＥＴとでその差
が増加する現象があり、製造工程で生じたけ一ト長のば
らつきにより前記互いに直交するゲートフィンガーを有
するＦＥＴのＶＴの差がばらつく不都合がある。
．５μｍ以下のＧａＡｓ ・ＭＥＳ ＦＥＴ のＶＴ
は、ゲート長が短かくなるに従って（ｏｉｉ）面に平行
なゲートフィンガーを有するＦＥＴと（０１１） ｉｉ
ｉに平行なゲートフィンガーを有するＦＥＴとでその差
が増加する現象があり、製造工程で生じたけ一ト長のば
らつきにより前記互いに直交するゲートフィンガーを有
するＦＥＴのＶＴの差がばらつく不都合がある。
（発明が舅決しようとする問題点）
上記のような理由から同一チップ内のゲートフィンガー
をすべて一方向に配向させることは１０のパターンレイ
アウトに大きな制約を与え、設計の自由度を制限し、設
計工数の増加をもたらす。
をすべて一方向に配向させることは１０のパターンレイ
アウトに大きな制約を与え、設計の自由度を制限し、設
計工数の増加をもたらす。
また、互いに直交す２５ゲートフインガーを有するＦＥ
ＴＩＬ載した場合に比べてＩＣの単化面積尚りの集積度
は低くならざるを得す、このためチップ面積の増大、お
よびこれに伴なう配線長の増加に起因するＩＣの動作速
度の低下を来たし、大規模集積化に幽って重大な間融と
なりていた。
ＴＩＬ載した場合に比べてＩＣの単化面積尚りの集積度
は低くならざるを得す、このためチップ面積の増大、お
よびこれに伴なう配線長の増加に起因するＩＣの動作速
度の低下を来たし、大規模集積化に幽って重大な間融と
なりていた。
本発明の目的は、上記欠点を除去し、％性が＃１は相等
しく且つ互いのゲートフィンガーの配向が直角関係にめ
るＦＩＴをオンチップ化してなる砒化ガリウム集積回路
を提供することにある。
しく且つ互いのゲートフィンガーの配向が直角関係にめ
るＦＩＴをオンチップ化してなる砒化ガリウム集積回路
を提供することにある。
（問題点を解決するだめの手段）
本発明の砒化ガリウム集積回路は、砒化ガリウムの（１
００）面上に電気的に連結された複数個の電界効果トラ
ンジスタを含む回路素子がオンチップ化されてなる砒化
ガリウムＪ［回路において、前記複数個の電界効果トラ
ンジスタのうちの一部カケートフィンガーを（０１０）
面に平行に配向せ・しめられた電昇効果トランジスタで
あり、且つ他がゲートフィンガーを（００１）面に平行
に配向せしめられた電界効果トランジスタであることを
特徴として構成される。
００）面上に電気的に連結された複数個の電界効果トラ
ンジスタを含む回路素子がオンチップ化されてなる砒化
ガリウムＪ［回路において、前記複数個の電界効果トラ
ンジスタのうちの一部カケートフィンガーを（０１０）
面に平行に配向せ・しめられた電昇効果トランジスタで
あり、且つ他がゲートフィンガーを（００１）面に平行
に配向せしめられた電界効果トランジスタであることを
特徴として構成される。
上記電界効果トランジスタは、ショットキ＃壁ゲート型
電界効果トランジスタであっても本発明は適用される。
電界効果トランジスタであっても本発明は適用される。
（実施例）
次に１本発明の実施例について図面を用いて説明する。
第１図及び第２図は本発明の基礎となる実験結果を示す
図であり、第１図は同一ウェハ上ｌこ形成されたゲート
長Ｑ、８１Ｊ１のＧａＡｓ −ＭＥ８ＦＦｉＴのドレイ
ンバイアスＩＶ、ゲートバイアス０．６ Ｖのときのド
レイン電Ｉ（Ｔｎｓｘ）及び相互コンダクタンス（Ｊ７
ｎ、）としきい値電圧（７丁）のゲートフィンガーの配
向方向による変化を表わしている。
図であり、第１図は同一ウェハ上ｌこ形成されたゲート
長Ｑ、８１Ｊ１のＧａＡｓ −ＭＥ８ＦＦｉＴのドレイ
ンバイアスＩＶ、ゲートバイアス０．６ Ｖのときのド
レイン電Ｉ（Ｔｎｓｘ）及び相互コンダクタンス（Ｊ７
ｎ、）としきい値電圧（７丁）のゲートフィンガーの配
向方向による変化を表わしている。
第１図におけるゲートフィンガーの配向方向は第３図に
示すように（０１１）面１１に平行な場合を０、（Ｏ１
１ン面１２に平行な場合を９０’とし、更に同図の如（
（１００）面１３上で００に対して反時針方向に４５．
９０に対して反時計方向に４６回転した方向を１３５と
している。
示すように（０１１）面１１に平行な場合を０、（Ｏ１
１ン面１２に平行な場合を９０’とし、更に同図の如（
（１００）面１３上で００に対して反時針方向に４５．
９０に対して反時計方向に４６回転した方向を１３５と
している。
第１図はゲートフィンガー配向方向によりＧＩＬＡｓ−
ＭＥ Ｓ Ｆ ＥＴ のＳａであるＩＩ）ｇＸ ｔ
Ｉｎ。
ＭＥ Ｓ Ｆ ＥＴ のＳａであるＩＩ）ｇＸ ｔ
Ｉｎ。
ｖＴが便化することを実験事実として示すものであるが
、注目すべきはゲートフィンガー配向方向が４５°と１
３５°のＭＥＳＦＥＴ がほとんど相等しいことであ
る。更に第２図はＧａＡｌ・ＭＢｆ９ＦＢ’ｌ゛の■！
のゲート長に対する依存性がゲートフィンガーの配向方
向によってどのように変化するかを実験的に調べた結果
であるが、ゲートフィンガーの配向方向が４５と１３５
のＧａＡｓ−Ｍｌ ８ ｋ″ＥＴの特性はＩよぼ相等し
いこと、また略１．５μｍ以下のゲート長のＭＩＦＥＴ
を製造し、その製造工程でゲート長のばらつきが生
じてもこれら二方向にゲートフィンガーを配回せしめ九
〇、Ａ、・ＭＩＳＦＥＴ のＶＴはほぼ相等しいこと
が明白である。
、注目すべきはゲートフィンガー配向方向が４５°と１
３５°のＭＥＳＦＥＴ がほとんど相等しいことであ
る。更に第２図はＧａＡｌ・ＭＢｆ９ＦＢ’ｌ゛の■！
のゲート長に対する依存性がゲートフィンガーの配向方
向によってどのように変化するかを実験的に調べた結果
であるが、ゲートフィンガーの配向方向が４５と１３５
のＧａＡｓ−Ｍｌ ８ ｋ″ＥＴの特性はＩよぼ相等し
いこと、また略１．５μｍ以下のゲート長のＭＩＦＥＴ
を製造し、その製造工程でゲート長のばらつきが生
じてもこれら二方向にゲートフィンガーを配回せしめ九
〇、Ａ、・ＭＩＳＦＥＴ のＶＴはほぼ相等しいこと
が明白である。
次に、本発明の実施例の製造方法について図面を用いて
説明する第４図（ａ）〜（ｄ）は本発明の一実施例のＱ
、Ａ、・ＭＥ８ＦＥＴ の製造方法を説明するための
工程順に示した断面図である。
説明する第４図（ａ）〜（ｄ）は本発明の一実施例のＱ
、Ａ、・ＭＥ８ＦＥＴ の製造方法を説明するための
工程順に示した断面図である。
まず、第４図（ａ）に示すように、半絶縁性Ｑ２Ａ＠基
板２１にＳｉ イオンを加速エネルギー３０ｋｅＶド
ーズ量２．８ Ｘ １０” ｃｍ の条件で選択的
に注入し、アニールにより活性化して動作層２２を形成
する。次に、ＴｉＷ合金を０．５μｍの厚さに堆積し、
選択除去してゲートフィンガー３１を形成する。
板２１にＳｉ イオンを加速エネルギー３０ｋｅＶド
ーズ量２．８ Ｘ １０” ｃｍ の条件で選択的
に注入し、アニールにより活性化して動作層２２を形成
する。次に、ＴｉＷ合金を０．５μｍの厚さに堆積し、
選択除去してゲートフィンガー３１を形成する。
次に、＃％４図（ｂ）に示すように、ＣＶ Ｄ （Ｃｈ
ｅｍｉｃａｌＶａｐｏｒ ＤｅｐｏｓｉｌｉｏｒＬ）
ｉにより厚さ２０００ズの８ ｉ ０ ＊ Ｗｋ
４１を被着する。
ｅｍｉｃａｌＶａｐｏｒ ＤｅｐｏｓｉｌｉｏｒＬ）
ｉにより厚さ２０００ズの８ ｉ ０ ＊ Ｗｋ
４１を被着する。
次に、第４図（Ｃ）に示すように、ゲートフィンガー３
１をマスクにして８ｉ イオンを加速エネルギー２００
ＫｅＶ、ドース量６Ｘ１０”ｃｍ の条件で注入し
、アニールにより活性化してｎ［の高不純物濃度層２３
を形成する。
１をマスクにして８ｉ イオンを加速エネルギー２００
ＫｅＶ、ドース量６Ｘ１０”ｃｍ の条件で注入し
、アニールにより活性化してｎ［の高不純物濃度層２３
を形成する。
次に、第４図（ｄ）に示すように、オーム性接触を形成
するためのＡｕＧｅ合金とＮｉ よりなる電極３２及
びＴ＋＊Ｐｔ、Ａｕを積層してなる電極３３を形成して
λ４Ｂ８１？１１ｉ’、７ｆ’を完成する。
するためのＡｕＧｅ合金とＮｉ よりなる電極３２及
びＴ＋＊Ｐｔ、Ａｕを積層してなる電極３３を形成して
λ４Ｂ８１？１１ｉ’、７ｆ’を完成する。
第５図は本発明の一実施例の斜視図、ｊｇ６図は第５図
に示す一実施例の等価回路図である。
に示す一実施例の等価回路図である。
第５図において、５０は半絶縁性ＧａＡ、ｓ基板。
５１け（０１０）而、５２け（００１）面、５３は（１
００）面を示す。ＦＥＴ６１及び６２のゲートフィンガ
ー６１１および６２ａけ（００１）面に平行に、ＦＥＴ
６３及び６４のゲートフィンガー６３１及び６４ａけ（
０１０）面にそねそれ平行に配向されており、名ｉｉ’
ＥＴの幾何学寸法が同じ場合の各ＦＥＴの４９性がほぼ
相等しいことは旨うまでもない。
００）面を示す。ＦＥＴ６１及び６２のゲートフィンガ
ー６１１および６２ａけ（００１）面に平行に、ＦＥＴ
６３及び６４のゲートフィンガー６３１及び６４ａけ（
０１０）面にそねそれ平行に配向されており、名ｉｉ’
ＥＴの幾何学寸法が同じ場合の各ＦＥＴの４９性がほぼ
相等しいことは旨うまでもない。
（発明の効果）
以上詳細に説明したように、本発明によれは。
互いに直角方向に配向せしめられたゲートフィンガーを
有するＧａＡｓ −ＭＥ ８ Ｆ Ｅ ＴをＩＣ上に混
載してもこれらのＭｉｓＦＥＴ の特性を工程による
ゲート長のばらつきにかかわらず相等しくすることがで
きるため、 Ｇ、Ａ易−ＩＣのパターン設計の自由度が
向上し、設計工数を低減することができた。また、ＩＣ
パターンをチップ単位面積歯りにより多く収容できる様
になったため、チップ面積を減少することができ、配線
長を短縮し、ＩＣの動作速度を向上することができた。
有するＧａＡｓ −ＭＥ ８ Ｆ Ｅ ＴをＩＣ上に混
載してもこれらのＭｉｓＦＥＴ の特性を工程による
ゲート長のばらつきにかかわらず相等しくすることがで
きるため、 Ｇ、Ａ易−ＩＣのパターン設計の自由度が
向上し、設計工数を低減することができた。また、ＩＣ
パターンをチップ単位面積歯りにより多く収容できる様
になったため、チップ面積を減少することができ、配線
長を短縮し、ＩＣの動作速度を向上することができた。
第１図および第２図は本発明の基礎となる実験結果を示
す図、第３図は本発明の基礎となる実験結果を説明する
九めの模式図、第４図は本発明の一実施例の製造方法を
説明するための工程順に示した断面図、第５図は本発明
の一実施例の斜視図。 第６図は第５図に示す一実施例の等価回路図である。 １１・・・・・・（０１１）面、１２・・・・・・（ｏ
ｘＴ）面、１３・・・・・・（１００）面、２１・・・
・・・半絶縁性ＧａＡｓ基板、２２・・・・・・動作層
、２３・・・・・・イオン注入層、３Ｌ６１ａ、６２ａ
１６３ａ１６４ａ・−・・・・ゲートフィンガー、３２
．３３・・・・・・オーム性ＩＥｆｆｌ、４ｔ・旧・・
ＳｔＯ，膜、５０・・・・・・半絶縁１！ＧａＡ富基板
、５１・・・・・・（０１０）面、５２・・・・・・（
ｏｏｉ）面、５３・・・・・・（１００）面、６１，６
２，６３．６４・・・・・・Ｆ’ＢＴ第１ 図 草２ 回 ゲート、＆ ◇＆’Ｗン 革 ３ｙＪ ′πじラン ／７ 烟 − り ゞ １ − □□−Ｖ
す図、第３図は本発明の基礎となる実験結果を説明する
九めの模式図、第４図は本発明の一実施例の製造方法を
説明するための工程順に示した断面図、第５図は本発明
の一実施例の斜視図。 第６図は第５図に示す一実施例の等価回路図である。 １１・・・・・・（０１１）面、１２・・・・・・（ｏ
ｘＴ）面、１３・・・・・・（１００）面、２１・・・
・・・半絶縁性ＧａＡｓ基板、２２・・・・・・動作層
、２３・・・・・・イオン注入層、３Ｌ６１ａ、６２ａ
１６３ａ１６４ａ・−・・・・ゲートフィンガー、３２
．３３・・・・・・オーム性ＩＥｆｆｌ、４ｔ・旧・・
ＳｔＯ，膜、５０・・・・・・半絶縁１！ＧａＡ富基板
、５１・・・・・・（０１０）面、５２・・・・・・（
ｏｏｉ）面、５３・・・・・・（１００）面、６１，６
２，６３．６４・・・・・・Ｆ’ＢＴ第１ 図 草２ 回 ゲート、＆ ◇＆’Ｗン 革 ３ｙＪ ′πじラン ／７ 烟 − り ゞ １ − □□−Ｖ
Claims (2)
- （１）砒化ガリウムの（１００）面上に電気的に連結さ
れた複数個の電界効果トランジスタを含む回路素子がオ
ンチップ化されてなる砒化ガリウム集積回路において、
前記複数個の電界効果トランジスタのうちの一部がゲー
トフィンガーを（０１０）面に平行に配向せしめられた
電界効果トランジスタであり、且つ他がゲートフィンガ
ーを（００１）面に平行に配向せしめられた電界効果ト
ランジスタであることを特徴とする砒化ガリウム集積回
路。 - （２）電界効果トランジスタがショットキ障壁ゲート型
電界効果トランジスタである特許請求の範囲第（１）項
記載の砒化ガリウム集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198044A JPS6177367A (ja) | 1984-09-21 | 1984-09-21 | 砒化ガリウム集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198044A JPS6177367A (ja) | 1984-09-21 | 1984-09-21 | 砒化ガリウム集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177367A true JPS6177367A (ja) | 1986-04-19 |
Family
ID=16384597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198044A Pending JPS6177367A (ja) | 1984-09-21 | 1984-09-21 | 砒化ガリウム集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014218269A (ja) * | 2013-05-08 | 2014-11-20 | 株式会社フジシール | スキンパック包装体 |
-
1984
- 1984-09-21 JP JP59198044A patent/JPS6177367A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014218269A (ja) * | 2013-05-08 | 2014-11-20 | 株式会社フジシール | スキンパック包装体 |
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