JPS617982A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は画像処理装置に関し、更に詳細に言えば、入
力した２次元画像データを記憶し、この２次元画像デー
タの中に、標準の２次元画像データと一致する部分の存
在位置を検出する画像処理装置に関するものである。

〔従来技術〕

第１図は従来のこの種の装置を示すブロック図でアシ、
図において＋１１は２次元画像データをこの画像処理装
置に入力する画像データ入力装置、（２）は入力された
２次元画像データを記憶する画像メモリ、（３）は画像
メモリ（２）内のアドレス位置を指示するアドレス信号
を出力するコントローラ、（４１は標準の２次元画像デ
ータを出力する標準パタン発生回路、（５）はコントロ
ーラ（３）から出力されたアドレス信号が指示するアド
レス位置を中心とし上記標準の２次元画像データと同じ
大きさの２次元画像データを切出す画像データ切出し回
路、（６）は標準パタン発生回路（４：の出力と画像デ
ータ切出し回路（５１の出力とが一致するか否かを判定
する相関回路である。相関回路１６１が一致と判定した
場合のコントローラ（３１の出力であるアドレス信号が
出力データ（７）として出力される。

第２図は２次元画像データの一例を示す説明図で、第２
図（ａ）は画像メモリ（２）の内容、同図（ｂ）は標準
パタン発生回路１４）の出力を示す。第２図において点
線で囲まれた小区画が１ビットの信号を示し、説明の便
宜のため、２次元画像内の１画素の輝度情報が１ビット
の信号によって表示されているとする。また、ハツチン
グを施されたビットは論理ｒｌＪのビットを表し其他の
ビットは論理「０」のビットを表す。第２図に示す例で
は１アドレスで１ビットが指定され（すなわち１ビット
が１データを構成し）、画像メモリ（２）は第２図（ａ
）に示すように行方向（Ｘ軸方向）に１６ビット（一般
的にはＭビット）、列方向（Ｙ軸方向）に１６ビット（
一般的にはＮビット〕が配列され、このうちの任意のビ
ット（すなわちオｉ行オｊ列に位置するビット）にアク
セスするためのアドレス信号は（ｉｔｊ）である。但し
、ｉ＝１．２，３．・・・、Ｎであシｊ＝１　、２　、
３　、・・・１Ｍである。

標準パタン発生回路（４）の出力は第２図（ｂｌに示す
ようにＸ方向に５ビット（一般的にはにビット）。

Ｙ軸方向に５ビット（一般的にはＬビット）が配列され
る。

次に、第２図に示す例を用いて第１図に示す装置の動作
を説明する。第２図（８）に示す画像メモリの各アドレ
ス位置を中心とし５×５ビットの２次元画像データを切
出すのであるがｉ＝１　、　ｉ＝２　。

ｉ＝Ｎ、１＝Ｎ−１，ｊ＝１．ｊ＝２．ｊ＝Ｍ＊　　　
。

ｊ＝Ｍ−１ｔ−中心とする５Ｘ５ビットは存在しないか
らこの部分の切出しは行う必要がなく、第２図（ａｌに
符号（１００）で示す矩形内のアドレスに関してだけ処
理を行えはよい。すなわち、コントローラ（３）はアド
レス（１＝　３　＃　Ｊ　＝　３　）から開始しく　ｉ
＝３　、　ｊ＝４　）・・・（ｉ＝３　、　ｊ＝１４（
Ｍ　　”）　）に到９次は（’　＝　４　ｔ　Ｊ　＝　
３　）にうつるようにアドレス信号を画像データ切出し
回路（５）に与え、相関回路（６）は画像データ切出し
回路（５）の出力と標準パタン発生回路（４１の出力と
の合致を判定し、アドレス（ｉ　＝８　、　ｊ　＝１０
）に到ると画像データ切出し回路（５；の出力と標準パ
タン発生回路（４１の出力とが一致し、相関回路（６）
は論理「１」の信号を出力してコントローラ（３１に送
り、コントローラ（３１はその時のアドレス（上述の例
ではｉ＝８．ｊ＝１０）を出力データ（７）として出力
する。

すなわち、画像データ切出し回路（５）は切出しを１２
　Ｘ　１２　＝　１４４回行う。一般的には（Ｍ−に＋
１　）（Ｎ−Ｌ＋１）回の切出し処理と、相関回路（６
）Ｋおける比較処理を行わねばならず、処理に多大の時
間を必要とするという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされにもので、この発明では、第２の画像メモリ
を設け、画像メモリの内容を事前処理して第２の画像メ
モリに記憶し、この第２の画像メモリの内容を利用する
ことによりて画像データの切出し処理と標準画像データ
との比較処理の回数を少くしたものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第３図はこの発明の一実施例を示すブロック図で、第３
図において第１図と同一符号は同−又は相当部分を示し
、（８：は第２の画像メモリ、（９）はアドレス算出回
路、ｒ１αはコントローラ、ｔｔＵ　、（ロ）、α３は
それぞれ第１．第２．第３のフィルタ回路、ａ４は出力
データである。また第２の画像メモリ（８）に対し画像
メモリ（２）を第１の画像メモリという。第２の画像メ
モリ；８）は第１の画像メモリ（２）の２次元画像デー
タを処理して得られる２次的な２次元画像を記憶する。

アドレス算出回路（９）は第２の画像メモリ（８）の内
容のうち論理「ｌ」のビットのアドレスを算出する。

第４図は第３図に示す装置の動作を説明するための２次
元画像データの一例を示す説明図で、図面の表示方法は
第２図と同じである。第４図（ａｌは第１の画像メモリ
（２１の内容、第４図（ｂｌは標準パタン発生回路（４
１の出力、第４図（ｃｌ　、　（ｄ）　、　（ｅｌ　、
　（ｆｌは第４図（ｂｌの画像に現われる３Ｘ３画像デ
ータであり、第４図（ｇ）　、　（ｈ）は第２の画像メ
モリ１８）の内容、第４図ｆｌ）　ｔ　（Ｊｌは第４図
（ｈｌを参照して第４図（ａｌから切出した画像データ
を示す。

第５図は第３図のオｌのフィルタ回路ｔｔＵの構成を示
すブロック図であって、図においてαυは入力データ、
αｆ９　、　（１７１、（１８１、（第９　、　（２Ｇ
、　ａｎ　、　Ｈ、Ｈ、ＨＨそれぞれシフトレジスタの
各１段（１ビット分）を示し、（イ）、（２ｅはそれぞ
れＭビット（１ライン分）のシフトレジスタ、（財）は
テーブルメモリ、弼は出力データである。

入力データ（ト）としては第１の画像メモリ＋２１から
アドレス順に読出したデータが入力される。チーフルメ
モリ＠は、たとえば、シフトレジスタの←・〜（ハ）の
出力の９ビットをアドレスとし当該アドレスに対応しあ
らかじめ書込まれている論理ｒＯＪ又は「１」の１ビッ
トのデータが読出されて出力データ（ト）となるような
メモリで構成され、９ビットのアドレスのビットパタン
が第４図（ｃｌ　、　（ｄｉ　、　（ｅ）　。

げ）のいずれかである場合、出力データ困が論理ｒｌＪ
となシ、其他の場合、出力データ（２８１が論理「０」
となるように構成される。但し９ビットのうちの中央の
ビット、すなわちシフトレジスタ■のビットのアドレス
が第４図（ａｔの矩形（１０１）の内部にあるときだけ
入力アドレスが有効になるように制御される 出力データＧの論理を（４）のビットのアドレスに対応
して第２の画像メモリ（８１に入力する。この処理の結
果第２の画像メモリ（８１の内容は第４図（ｇ）に示す
とおりになる。

次には、第４図（ｇ）に示す第２の画像メモリ（８）の
内容に対し第３のフィルタ回路（１３１によりフィルタ
処理を行う。第３のフィルタ回路（１３の構成も第５図
に示す構成に類似し、入力データ（至）としては第２の
画像メモリ（８１からアドレス順に読出したデータが入
力され、テーブルメモリ（社）の内容が第１のフィルタ
回路（１υとは異なる。

すなわち、第３のフィルタ回＠（１３１では３Ｘ３ビッ
トの中で構成できる４個の２Ｘ２ビットのブロックのう
ち右下の２×２ビットのブロック（すなわち、３×３ビ
ットのうちＸ軸方向又ｆ′ｉＹ軸方向のアドレスが先頭
であるビットを除く２Ｘ２ビット）の全ビットの論理が
「１」であるときは出力データＩ２８１として論理「１
」を、其他の場合には論理「０」を出力し、＋２０１の
ビットのアドレスに対応してＪ’　２の画像メモリ；８
１に入力する。この処理の結果第２の画像メモリ（８）
の内容は第４図（ｈｌに示すとおシになる。

次に、アドレス算出回路（９）はこうして得られた第２
の画像メモリ（８１のうち論理「１」のデータのアドレ
スを算出する。第４図に示す例では算出されたアドレス
は（ｉ＝、１４．ｊ＝１４）である。

次にコントローラ叫は、アドレス算出回路（９）で算出
されたアドレスを画像データ切出し回路（５１へ出力す
る。画像データ切出し回路（５１はこのアドレスで指定
されたビットを中心として４×４ビットの画像データを
オｌの画像メモリ（２）から切出す。

但し、４Ｘ４ビットに対しては中央ビットは存在しない
ので、仮に′１７４図（ｉｌに０印を付けたビットを中
央ビットとする。このようにして切出されたデータは第
４図（ｊ）に示すとおりとなり、相関回路（６１におい
て第４図（ｂ）のビットパターンと第４図（ｊ）のビッ
トパターンとが比較され、比較が一致するので論理「１
」の信号をコントローラ叫に出力し、コントローラ叫は
その時のアドレス（ｉ＝１４゜ｊ＝１４）を出力データ
Ｃ１４とする゛。この例では、相関回路（６）による比
較処理は１回だけで済む。

第６図は第３図に示す装置の動作を説明するための２次
元画像データの他の例を示す説明図であって、第６図（
ｋ）は第１の画像メモリ１２）の内容、第６図（ｔｌは
標準パタン発生回路（４：の出力、第６図１ｍ）　。

（ｎ）　、　（ｏｌ　、　（ｐ）　、　（ｑｌ　、　（
ｒｌ　、　ｆｓｌ　＊　（ｔ）　、　（ｕｌは第６図（
ｔ）の画像に現われる３×３画像データであり、第６図
（Ｖ）。

（−は第２の画像メモリ（８）の内容、オ６１図（ｘｌ
は第６図（ｗｌを参照して第６図Ｔｋ）から切出した画
像データを示す。

第１のフィルタ回路Ｕυの処理によって第６図（ｋｌに
示す第１の画像メモリ（２１の内容から第６図（ｖ）に
示す第２の画像メモ１１８１の内容を得るまでは第４図
について説明したと同様である。但し第５図のテーブル
メモリ勾に入力される３Ｘ３ビットのビットパターンが
オ６図翰）　、　（ｎ）　、　ｔｏ）　、　（ｐ）　、
　（ｑｌ　、　（ｒ）　。

（ｓ）　、　（ｔｌ　、　（ｕｌ　、　（ｖ）のいずれ
かに合致したとき出力データ（至）として論理「１」の
信号が出力される。

第２のフィルタ回路（２）は３×３ビットの全部が論理
「１」であるときその中央のビットのアドレス位置に論
理「１」を書込み、其他の場合は論理「０」を書込む。

第６図（ｖ）に示す第２の画像メモリ：８１の内容に対
し第２のフィルタ回路（６）による処理を施すと第６図
Ｔｗｌに示すデータを得る。アドレス算出回路（９）は
第６図■に示す画像データにおいて論理「１」のビット
のアドレスを算出する。第６図に示す例では（ｉ＝１４
．ｊ＝３）である。次にコントローラｌＩＧはこのアド
レス（ｉ＝１４．ｊ＝３）を画像データ切出し回路（５
）へ出力する。画像データ切出し回路（５１は第１の画
像メモリ（２１のアドレス（ｉ＝１４．ｊ＝３）が指示
するビットを中心とする５×５ビットを切出す。第６図
１ｘ）が切出された５×５のＩ［！Ｉｌ像データである
。次に相関回路（６）は標準パタン発生回路（４１の出
力である第６図（ｔ）に示す５Ｘ５ビットのパタンと第
６図（ｘｌに示す切出された５×５ビットのパターンと
を比較し一致しているので論理「１」の信号をコントロ
ーラαｅに送出し、以下第４図について説明したと同様
な処理を行う。

以上の２つの例から明らかであるが、この発明によれば
入力した２次元画像データの中に標準の２次元画像デー
タと一致する部分が存在するか否かを調べ、その位置を
検出するために行うべき相関回路（６１による比較処理
の回数を大幅に削減することが可能である。

以上の例では、標準の２次元画像データの大きさが４×
４、および５×５の場合について説明したが、これより
大きい標準の２次元画像データに対しても同様にこの発
明を適用することができる。

一般的に、標準の２次元画像の大きさをＫＸＬとしに＝
ＬでかつＫの値が４以上の偶数の場合を考えると、第１
の画像メモリ（２）の内容をアドレス（ｉ、ｊ）で指示
されるビットを中心にして切出したＫＫＫビットの画像
データが標準ＫＸＫビットの画像データと一致するとき
、第１のフィルタ回路Ｉによる処理の結果、得られる第
２の画像メモリ（８１の内容において、アドレス（ｉ、
ｊ）のビットを中心とする（Ｋ−２）Ｘ（Ｋ−２）の画
像データ内の（Ｋ−２）２　個のビットはすべて論理「
１」である。従りてこのような第２の画像メモ（８１の
内容に対し、第２のフィルタ回路（２）による処理を（
Ｍ／２−２）回行い、更に第３のフィルタ回路鰭による
処理を１回行うと論理「１」のビットはアドレス（ｉ、
ｊ）によって定められる１つのビットになる。

また、Ｋが奇数の場合、アドレス（ｉ、ｊ）のビットを
中心とするＫＸＫビットの画像データが標準のＫＸＫビ
ットの画像・データと一致するとき、第１のフィルタ回
路αυによる処理の結果得られる第２の画像メモリ（８
１の内容において、アドレス（ｉ、ｊ）のビットを中心
とする（Ｋ−２）Ｘ（Ｋ−２）の画像データ内の（Ｋ　
−２）”　　個のビットはすべて論理「１」である。従
りてこのような第２の画像メモリ１８１の内容に対し、
第２のフィルタ回路（２）による処理を（Ｋ−３）７２
回　行うと論理「１」のビットはアドレス（１＊ｊ）に
よって定められるビットになる。

なお、以上はに＝Ｌの場合について説明したが、Ｋ−１
−Ｌの場合についてもに、Ｌの大きさに従りて第１．第
２．第３ＪＤフィルタαυ、（２）、１３を適切に使用
することによって同様の効果を得ることができる。

更には第５図から容易に理解できるように３×３フイル
タであく、Ｐ≧４としてＰＮＰフィルタを構成して相関
回路（６）に対する前置処理を行うことができる。

〔発明の効果〕

以上のようにこの発明によれば、画像データ切出し回路
と相関回路を用いる処理回数を大幅に減少して同様な画
像処理を行うことができる。

【図面の簡単な説明】

第１図は従来の装置ＩＬｔ−示すブロック図、第２図は
２次元画像データの一例を示す説明図、第３図はこの発
明の一実施例を示すブロック図、第４図は第３図に示す
装置の動作を説明するための２次元画像データの一例を
示す説明図、第５図は第３図の第１のフィルタ回路の構
成を示すブロック図、第６図は第３図に示す装置の動作
を説明するための２次元画像データの他の例を示す説明
図である。 （１）・・・画像データ入力装置、（２１・・・オｌの
画像メモリ、（４）・−・標準パタン発生回路、（５１
・・・画像データ切出し回路、；６）・・・相関回路、
１８１・・・第２の画像メモリ、（９１・・・アドレス
算出回１１１％、ＩＩＧ・・・コントローラ、［υ。 （２）、　（１３・・・それぞれオｌ、第２．第３のフ
ィルタ回路。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ２次元画像データをＸ軸方向及びＹ軸方向のアドレス位
   置にメモリビットが配列される第１の画像メモリに入力
   する手段、 標準の２次元画像データを発生する標準パタン発生回路
   、 上記第１の画像メモリの中でＸ軸方向アドレス及びＹ軸
   方向アドレスが互に隣接する３×３ビットのブロックの
   すべてのブロックに対し、当該ブロックのビットパタン
   が上記標準の２次元画像データ内の３×３ビットのビッ
   トパタンとして存在するか否かを検査し、存在する場合
   は論理「１」の信号を出力し、存在しない場合は論理「
   ０」の信号を出力する第１のフィルタ回路、 この第１のフィルタ回路の出力を上記第１の画像メモリ
   の対応する３×３ビットのブロックの中央ビットのアド
   レスと同一のアドレスを指定して第２の画像メモリに書
   込む手段、 上記第２の画像メモリの中でＸ軸方向アドレス及びＹ軸
   方向アドレスが互に隣接する３×３ビットのブロックの
   すべてのブロックに対し、当該ブロックのすべてのビッ
   トが論理「１」であるとき論理「１」の信号を出力し、
   そうでない場合論理「０」の信号を出力する第２のフィ
   ルタ回路、この第２のフィルタ回路の出力を上記第２の
   画像メモリの対応する３×３ビットのブロックの中央ビ
   ットのアドレス位置に書込む手段、 上記第２の画像メモリの中で上記３×３ビットのブロッ
   クのすべてのブロックに対し、当該ブロックのＸ軸方向
   又はＹ軸方向のアドレスが先頭であるビットを除く４ビ
   ットの論理がすべて「１」であるとき論理「１」の信号
   を出力し、そうでない場合論理「０」の信号を出力する
   第３のフィルタ回路、 この第３のフィルタ回路の出力を上記第２の画像メモリ
   の対応する３×３ビットのブロックの中央ビットのアド
   レス位置に書込む手段、 上記標準の２次元画像のサイズに従って上記第２のフィ
   ルタによる処理及び上記第３のフィルタによる処理をそ
   れぞれ所定回数実施して上記第２の画像メモリの最終的
   な内容を決定する手段、最終的な内容が決定された上記
   第２の画像メモリの中で論理「１」のビットのアドレス
   を算出するアドレス算出回路、 このアドレス算出回路で算出されたアドレスのビットを
   中央ビットとして上記標準の２次元画像データと同一サ
   イズの画像データを上記第１の画像メモリから切出す画
   像データ切出し回路、この画像データ切出し回路で切出
   した画像データのビットパタンと上記標準パタン発生回
   路の出力のビットパタンとの一致を判定する相関回路を
   備えた画像処理装置。