JPS617983A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は画像処理装置に関し、更に詳細に言えば、入
力した２次元画像データを記憶し、この２次元画像デー
タの中に、標準の２次元画像デー−タと一致する部分の
存在位置を横用する画像処理装置に関するものである。

〔従来技術〕

第１図は従来のこの種の装置を示すブロック図であシ、
図において（１；は２次元画像データをこの画像処理装
置に入力する画像データ入力装置、（２１は入力された
２次元画像データを記憶する画像メモリ、（３）は画像
メモリ（２）内のアドレス位置を指示するアドレス信号
を出力するコントローラ、（４）は標準の２次元画像デ
ータを出力する標準パタン発生回路、（５）はコントロ
ーラ（３）から出力されたアドレス信号が指示するアド
レス位置を中心とし上記標準の２次元画像データと同じ
大きさの２次元画像データを切出す画像データ切出し回
路、（６）は標準パタン発生回路（４１の出力と画像デ
ータ切出し回路（５）の出力とが一致するか否かを判定
する相関回路である。相関回路１６）が一致と判定した
場合のコントローラ（３）の出力であるアドレス信号が
出力データ（７）として出力される。

第２図は２次元画像データの一例を示す説明図で、第２
図１ａｌは画像メモリ（２１の内容、同図（ｂ）は標準
パタン発生回路（４）の出力を示す。第２図において点
線で囲まれた小区画が１ビットの信号を示し、説明の便
宜のため、２次元画像内の１画素の輝度情報が１ビット
の信号によって表示されているとする。また、ハツチン
グを施されたビットは論理「１」のビットを表し其他の
ビットは論理「０」のビットを表す。第２図に示す例で
は１アドレスで１ビットが指定され（すなわち１ビット
が１データを構成し）、画像メモリ（２）は第２図（ａ
ｌに示すように行方向（Ｘ軸方向）に１６ビット（一般
的にはＭビット）、列方向（Ｙ軸方向）に１６ビット（
一般的にはＮビット）が配列され、このうちの任意のビ
ット（すなわちオｉ行オｊ列に位置するビット）にアク
セスするためのアドレス信号は（ｉ。

ｊ）である。但し、ｉ＝１　、２　、３　、・・・、Ｎ
でありｊ＝１，２，３．・・・１Ｍである。

標準パタン発生回路（４１の出力は第２図（ｂｌに示す
ように跪方向に５ビット（一般的にはにビット）、Ｙ軸
方向に５ビット（一般的にはＬビット）が配列される。

次に、第２図に示す例を用いて第１図に示す装置の動作
を説明する。第２図（ａ）に示す画像メモリの各アドレ
ス位置を中心とし５Ｘ５ビットの２次元画像データを切
出すのであるがｉ＝１　、　ｉ＝２　。

ｉ＝Ｎ、１＝Ｎ−１，ｊ＝１．ｊ＝２．ｊ＝Ｍ。

ｊ　＝Ｍ−１を中心とする５Ｘ５ビットは存在しないか
らこの部分の切出しは行う必要がなく、第２図（ａ）に
符号（１００）で示す矩形内のアドレスに関してだけ処
理を行えばよい。すなわち、コントローラ（３１はアド
レス（ｉ＝３　、　ｊ＝３　）から開始しく　ｉ＝３　
、　ｊ＝４　）・・・（ｉ　＝３　、　ｊ　＝１４（Ｍ
−１））に到９次は（ｌ＝４．ｊ＝３）にうつるように
アドレス信号を画像データ切出し回路１５＋に与え、相
関回路（６）は画像データ切出し回路（５）の出力と標
準パタン発生回路（４１の出力との合致を判定し、アド
レス（ｌ＝ｓ、ｊ＝１０）に到ると画像データ切出し回
路（５）の出力と標準パターン発生回路（４；の出力と
が一致し、相関回路１６）は論理「１」の信号を出力し
てコントローラ（３）に送り、コントローラ＋３１はそ
の時のアドレス（上述の例ではｉ＝８．ｊ＝１０）を出
力データ（７）として出力する。

すなわち、画像データ切出し回路（５１は切出しを１２
×ル＝１４４回行う。一般的には（Ｍ−に＋１）Ｘ（Ｎ
−Ｌ＋１）　　回の切出し処理と、相関回路（６１にお
ける比較処理を行わねばならず、処理に多大の時間を必
要とするという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、第２の画像メモリ
を設け、画像メモリの内容を事前処理して第２の画像メ
モリに記憶し、この第２の画像メモリの内容をオリ用す
ることによって画像データの切出し処理と標準画像デー
タとの比較処理の回数を少くしたものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第３図はこの発明の一笑施例を示すブロック図で、第３
図において第１図と同一符号は同−又は相当部分を示し
、：８１は第２の画像メモリ、（９）はアドレス算出回
路、叫はコントローラ、■は３×３フィルタ回路、α諺
は出力データである。また、第２の画像メモリ（８）に
対し画像メモ！Ｎ２１ｅ第１の画像メモリという。第２
の画像メモリ（８１は第１の画像メモリ（２１の２次元
画像データを処理して得られる２次的な２次元画像を記
憶する。アドレス算出回路（９）は第２の画像メモリ１
８）の内容のうち論理「１」のビットのアドレスを算出
する。

第４図は第３図に示す装置の鋤作を説明するための２次
元画像データの一例を示す説明図で、図面の表示方法は
第２図と同じである。第４図ｔｅｌは第１の画像メモリ
（２）の内容、第４図（ｄｌは標準パタン発生回路（４
１の出力、第４図（ｅ）は第４図（ｄｌのビットパタン
の中央部の３×３ビットのビットパタンで仮に中央ブロ
ックということＶこする−但し第４図（ｄ）に示すパタ
ンサイズは４×４でその中央ビットは存在しないが第４
図ｆｆｌにＯ印を付したビットを仮に中央ビットとし、
この中央ビットを中心とする３×３ビットを中央ブロッ
クとする。中央ブロックとして−は必ずしも標準の２次
元画像データの中心部を選ぶ必要はないが、多くの情報
が含まれた部分であることが必要で、かつ中央ブロック
の中心ビット（第４図（ｆ）の０印のビット）の位置は
画像データの切出しに際して必要な情報となる。

第４図ｔｇｔは第２の画像メモリの内容、第４図（ｈ）
は第４図ｆｆｌ　、　（ｇ）　ｔ−参照して第４図（ｃ
ｌから切出した画像データを示す。

第５図は第３図の３×３フィルタ回路の構成を示すブロ
ック図でありて、図において（至）は入力データ、（１
６）　、　（１７）　、　（１８）　、　（１９）　、
　（２０）　、　（２１）　、　（２２）　、　（２３
）　、　（２４）■ それぞれシフトレジスタの各１段（１ビット分）を示し
、（２５）、（２６）はそれぞれＭビット（１ライン分
）のシフトレジスタ、　　（２７）はテーブルメモリ、
（２８）は出力データである。

入力１−タ（１５）　’ｂしては第１の画像メモリ１２
）からアドレス１臓に読出したデータが入力される。テ
ーブルメモリ（２７）は、たとえば、シフトレジスタの
（１６）〜（２４）の出力の９ビットをアドレスとし当
該アドレスに対応しあらかじめ書込まれている論理「０
」又はｒｌＪの１ビットのデータが読めされて出力デー
タ（２８）となるようなメモリで構成され、９ビットの
アドレスのビットパタンが第４図のビットパタンと一致
する場合、出力データ（２８）が論理「１」となり、其
他の場合、出力デー°り（２８）が論理「０」となるよ
うに構成される。但し９ビットのうちの中央のビット、
す々わちシフトレジスタ（２ののビットのアドレスが第
４図（ｃｌの矩形（１０１）の内部にあるときだけ入力
アドレスが有効になるように制御される。

出力データ（２８）の論理ｔ−（２０）のビットのアド
レスに対応して第２の画像メモリ（８１に入力する。こ
の処理の結果第２の画像メモリ（８１の内容は第４図（
ｇ）に示すとお９になる。

アドレス算出回路（９）は、こうして得られた第２の画
像メモリ（８）のうち論理「１」のデータのアドレスを
算出する。第４図に示す例では算出されたアドレスは（
ｉ＝１４．ｊ＝１４）である。

次にコントローラａαけ、アドレス算出回ｗ！ｒｆ９）
で算出されたアドレスを画像データ切出し回路（５１へ
出力する。画像データ切出し回路（５）はこのアト１／
スで指定されたビットを中央ブロックの中央ビット（第
４図ｆｆＪＫｏ印で示すビット）として４×４ビットの
画像データを第１の画像メモリ（２）から切出す。この
ようにして切出されたデータは第４図（ｈｌに示すとお
りになシ、相関回路（６）において第４図（ｄ）のビッ
トパタンと第４図（ｈｌのビットパタンとか比較され、
比較が一致するので論理ｒｌＪの信号をコントローラ側
に出力し、コントローラ叫はその時のアドレス（ｉ　”
１４　、　ｊ　＝１ｊ）を出力データα喧とする。但し
、中央ブロックの中央ビットを標準の２次元画像データ
の中心からずらした位置に定めたときはそのずれに対応
してアドレス補正を行わねばならない。

第４図に示す例では、相関回路（６）による比較処理は
１回だけですむ。一般には第２の画像メモリ：８）にお
いて論理「１」のビットが複数個出現し、その数だけ切
出し処理と比較処理を行うことになるが、従来の装置に
おける切出し処理と比較処理の必要回数に比して著しく
少ない回数となる。

第６図は第３図に示す装置の動作を説明するための２次
元画像データの他の例を示す説明図でありて、゛第６図
（ｉ）は第１の画像メモリ（２）の内容、第６図（ｊ）
は標準パタン発生回路（４）の出力、オ６図仮）は標準
の２次元画像データの中央ブロック、第６図（ｔｌは第
２の画像メモリ（８１の内容、第６図−）は第６図（ハ
から算出されたアドレスのビットを中心とし第６図（ｉ
ｌから切出した画像データを示す。

第６図の場合、標準の２次元画像データのサイズが５Ｘ
５ビットであるから中央ビットが存在しこの中央ビット
を中央ビットとする３×３ビットの中央ブロックが第６
図（ｋ）に示すようになること以外は第４図について説
明した場合と同様である。

第６図の場合、アドレス算出回路が算出するアドレスは
（ｉ＝１４、ｊ＝３）となり、相関回路ではパタン一致
と判定されアドレス（ｉ＝１４．ｊ＝３）が出力データ
（１２）として出力される。第６図に示す例でも画像デ
ータ切出し回路（５）による画像データ切出し処理およ
び相関回路（６）による比較処理はそれぞれ１回だけで
済む。

なお、第５図か転容易に理解できるように３×３フイル
タでなく、Ｐ≧４としてＰＸＰフィルタを構成して相関
回路（６）に対する前置処理を行うことができる。

〔発明の効果〕

以上のようにこの発明によれば、蝉像データ切出し回路
と相関回路を用いる処理回数を大幅に減少して同様な画
像処理を行うことができる。

【図面の簡単な説明】

第１図は従来の装置を示すブロック図、第２図は２次元
画像データの一例を示す説明図、第３図はこの発明の一
実施例金示すブロック図、第４図は第３図に示す装置の
動作を説明するための２次元画像データの一例を示す説
明図、第５図は第３図の３×３フイルタ回路の構成を示
すブロック図、第６図は第３図に示す装置の動作を説明
するための２次元画像データの他の例を示す説明図であ
る。 ＋１１・・・画像データ入力装置、（２）・・・第１の
画像メモリ、＋４１・・・標準パタン発生回路、（５１
・・・画像データ切出し回路、（６）・・・相関回路、
（８）・・・第２の画像メモリ、（９）・・・アドレス
算出回路、＋１０１・・・コントローラ、（１１）・・
・３×３フイルタ回路。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ２次元画像データをＸ軸方向及びＹ軸方向のアドレス位
   置にメモリビットが配列される第１の画像メモリに入力
   する手段、 標準の２次元画像データを発生する標準パタン発生回路
   、 上記標準の２次元画像データの中央部で、Ｘ軸方向アド
   レス及びＹ軸方向アドレスが互に隣接する３×３ビット
   のブロックを中央ブロックと定め上記第１の画像メモリ
   の中でＸ軸方向アドレス及びＹ軸方向アドレスが互に隣
   接する３×３ビットのブロックのすべてのブロックに対
   し、当該ブロックのビットパターンが上記中央ブロック
   のビットパタンに合致するか否かを検査し、合致する場
   合は論理「１」の信号を出力し、合致しない場合は論理
   「０」の信号を出力する３×３フィルタ回路、 この３×３フィルタ回路の出力を上記第１の画像メモリ
   の対応する３×３ビットのブロックの中央ビットのアド
   レスと同一アドレスを指定して第２の画像メモリに書込
   む手段、 上記第２の画像メモリの中で論理「１」のビットのアド
   レスを算出するアドレス算出回路、このアドレス算出回
   路で算出されたアドレスのビットを上記標準の２次元画
   像データ内の上記中央ブロックの中央ビットとして上記
   標準の２次元画像データと同一サイズの画像データを上
   記第１の画像メモリから切出す画像データ切出し回路、
   この画像データ切出し回路で切出した画像データのビッ
   トパタンと上記標準パタン発生回路の出力のビットパタ
   ンとの一致を判定する相関回路を備えた画像処理装置。