JPS6180465A - 幾何関数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は幾何関数発生回路に関し、更に詳しくは１次関
数或いは２次関数を任意に発生ずることができるように
した幾何関数発生回路にｌ５１１１する。

（従来の技術） 画像計測Ｍ置は、例えば対象物を岡像手段で穎影し、そ
の結果１ｑられた画像から対象物の画像計測を行うよう
になっている。この種の装置においては、画像の座標変
換等を行う必要性から２次関数を発生させる場合がある
。従来、２次関数はソフトウェア上の処理によりつくら
れていた。

（発明が解決しようとする問題点） ２次関数をソフトウェア上の計葬で行う場合、処理速度
が遅いため２次関数の発生が遅くなり、全体としての画
像処理速度の向上が図れなかった。

本発明はこのような点に鑑みてなされたものであって、
第１の目的は２次関数発生回路をハードウェアで構成し
て２次関数を高速に発生させることのできる幾何関数発
生回路を実現することであり、第２の目的は任意の２次
関数を発生させることのできる幾何関数発生回路を実現
することにある。

（問題点を解決するための手段） 前記した問題点を解決する本発明は、第１にラスタスキ
ャン型画＠処理装置からの同期信号に対応して係数ａ、
ｂ、ｃに関連する３種のデータ入力の１つを選択する選
択手段と、この選択手段からの出力をその一方の入力と
する２入力の加算器と、この加４５からの出力を保持し
その出力が前記加算器の他方の入力となるレジスタとを
備え、画像走査位置のＸ、Ｙ座標に対応して前記レジス
タからａＸ＋ｂＹ＋ｃを出力するように構成した座標変
換回路を３ステートバッファを介して２組接続し、前記
３ステートバッファがイネーブル状態にあるとぎには２
次関数を、３ステートバッファがディスエーブル状態に
あるときには、各座標変換回路からそれぞれ１次関数を
発生させるように構成したことを特徴としてお１つ、第
２にラスタスキャン型画像処理装置からの同期信号に対
応して係数ａ、ｂ、ｃに関連する３種のデータ入力の１
つを選択する選択手段と、この選択手段からの出力をそ
の一方の入力とする２入力の加算器と、この加算器から
の出力を保持しその出力が前記加Ｐｉの他方の入力とな
るレジスタとを備え、画像走査位置のＸ、Ｙ座標に対応
して前記レジスタからａＸ＋ｂ’／＋Ｃを出力するよう
に構成した座標変換回路を３組用意し、第１及び第２の
座標変換回路の出力を第３の座標変換回路の入力とする
ことにより任意の２次関数を発生さけるように構成した
ことを特徴としている。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例を示す構成図である。図に
おいて、１ｏは第１の座標変換回路、３０は該第１の座
標変換回路１０の出力を受ける３ステートバッファ、２
０は第１の座標変換回路１０の出力を３ステートバッフ
ァ３０を介して受ける第２の座標変換回路、４０はラス
タスキャン型画像処理装置からの各種同期信号（画素ク
ロック。

×同期信号、Ｙ同明信号）を受けて、第１及び第２の座
標変換回路１０．・２０及び３ステートバッファ３０の
ｌｈ作を制御する制御回路である。該制御回路４０とし
ては、例えばマイクロコンピュータが用いられる。この
ように構成された装置の動作を説明する前に、先ず座標
変換回路の動作について説明する。ここでは、座標変換
回路１０の動作について説明する（座標変換回路２０に
ついても全く同じである）。

画像処理装置において、画像の拡大、縮小１回転などを
実現するためには、例えばアフィン変換などにより、座
標変換を行って、変換されたアドレスにより画像メモリ
を読出す必要がある。座（票（Ｘｉ　、　Ｙｔ　）から
座標（Ｘ２　、　Ｙ２　）へのアフィン変換は次式で表
される。

Ｘ２　＝ａ×、＋ｂ”ｙ’、＋Ｃ Ｙ２　＝ｄＸ１　＋ｅＹ１　＋ｆ ・・・・・・（１） 座標変換装置は、上述した変換を行うために用いられる
。

図において、１，２．３は制御用コンピュータなどから
係数ａ、ｂ、ｃに関連するデータａ、　ｂ−、Ｃ−を入
力し保持する、３ステート出力の係数レジスタ、４はこ
れらの係数レジスタ１，２゜３のうらいずれか１つを一
方の入力へに受ける加算器である。該加算器４としては
、詐術論理演算ユニット（ＡＬｔＪ）を加算用として用
いてもよい。

５は該加算器４の出力を保持しその出力を前記加算器４
の他方の入力Ｂに与える３ステート出力のレジスタ、４
０は前記したようにラスタスキャン型画像処理装置から
の同明信号であるＸ、Ｙ同期信号及び画素クロックを入
力し、前記係数レジスタ１，２．３間のレジスタ選択、
前記加算器４及び前記レジスタ５の出力制御などを行う
制御回路である。

第２図は上記のような構成の座標変換回路の各部の動作
をＸ方向６雨素、Ｘ同期幅４画素クロックの場合につい
て示したタイムチャートである。

ラスタスキャンにおいて画素クロック（ハ）に対応して
画素がＸ方向にスキャンされ、１行スキャンすることに
Ｘ同明信号パルス〈口）が発生し、１画像スキャンし終
わるごとにＹ同期信号パルス（イ）が発生する。

係数レジスタ１，２．３は、制御用コンピュータなどか
らそれぞれ係１ｊｌａ、ｂ−，ｃ−を入力、保持する。

ただしｂ＝＝ｂ−ｈａ、ｃ−−ｃ−ｇａ−ｂ′、ここで
ｈ−ｘ周期−１，ｑ−Ｘ同期幅−１で、第２図の場合Ｘ
ｌｍｌｍ＝１０．Ｘｌ１５］明幅＝４なのでｈ＝９．　
ｇ−３となる。

Ｙ同期信号が０″のとき、制御回路４０からのレジスタ
選択信号により加算器４の八入力にはＧレジスタ３が選
択される（第２図（ニ））。レジスタ５の出力は（４）
に示すレジスタイネーブル信号が１”°であるのでディ
スエーブル（非接続）となる（第２図（ト））。従って
、加算器４のＢ入力は総べて１″となる（第２図（ホ）
）。

かつ加算器４のキャリ入力が“１″となるので加算器４
の出力ＦはＦ−Ｃ−となる（第２図（へ））。レジスタ
５にはＣ−の値が保持される（第２図（へ））。

次にＹ同期信号が“１　”　、　Ｘ同期信号が“Ｏ”と
なったとき、Ｘ同期信号の同期幅における最初の画素ク
ロック（周期ｔ）から最後より１クロツク前の時点まで
は加算器４の八入力にはａレジスタ１が選択され、レジ
スタ５は出力イネーブル、加算器４のキャリ入力は０′
°となり、加算器４の出力はＦ＝Ｃ−＋Σａとなる。

次にＸ同期信号の同期幅における最後のクロックの時点
で、加算器４の八入力にはｂレジスタ２もｔ が選択される。゛加算器４の出力はＦ−ｂ−＋ｃ′＋ｇ
ａ＝ｃとなり、この結果法のクロックでレジースタ５に
は係数Ｃが保持される。

次にＸ同期信号が１″となったとき、加算器４の入力に
はａレジスタ１が選択され、Ｆ＝ｃ＋Σａとなる。加算
器４の出力Ｆは１クロツク遅れてレジスタ５から出力さ
れる。

次にＸ同期信号が°Ｏ゛′となったときも、加算器４の
八入力にはａレジスタ１が選択されａが順に加算される
が、最後のクロックの時点でａ入力としてｂレジスタ２
が選択される。この時加算出力はＦ＝ｃ＋ｈａ　＋ｂ−
＝ｂ＋ｃとなり、次のクロックでレジスタ５にはｂ＋ｃ
が保持される。

以下同様に加算が繰返され、Ｙ同＋！ｌ］信号とＸ同明
信号が共に１′°の時すなわら実際に画像メモリへアク
セスする時には、１クロツクごとにａが加算され、１ラ
インごとにｂが加算された値がレジスタ５より出力され
る。すなわら、画像走査位置のＸ、Ｙ座標に対応するレ
ジスタ５の出力はａＸ＋ｂＹ十Ｃとなる。

上記のような構成の座標変換回路によれば、出力レジス
タが１個になるなど構成が簡単となり、コントロール・
ロジックも簡単となる。

以上、座標変換回路１ｏの動作について説明したが、こ
の間の事情は第２の座標変換回路２０についても全く同
様である。なお、第２の座標変換回路２０は第１の座標
変換回路１０と同様、レジスタ１１．１２，１３．加算
器１４及びレジスタ１５から構成されている。以下、第
１図に示す装置の動作を、各場合に分けて説明する。

（１）１次関数モード このモードでは、制御回路４０からの指令により３ステ
ートバッファ３０はディスエーブル状態になっている。

従って、この状態では第１の座標変換回路１０と第２の
座標変換回路２ｏは何れも独立であり、それぞれにその
出力Ｕ、Ｖから１次関数を発生させることができる。１
次関数発生動作については既述したとおりである。

（２）２次関数モード （イ）Ｘ２関数モード 座標（Ｘ、Ｙ）の右隣の座標（Ｘ＋１．Ｙ）の画素にお
いて、Ｘ座標の２乗は （Ｘ＋１　＞　２−Ｘ２　＋２Ｘ＋１ となる。そこで、画素クロックごとに２×＋１を累算す
れば×２関数を発生させることができる。

今、第１の座標変換回路１０でその出力ＵがＵ＝２Ｘ＋
１ なる関数を発生させる。３ステートバッファ３０を、１
ｉｌｌ　Ｉ１１回路４０からの指令によりイネーブル状
態にすると、第１の座標変換回路１０の出力Ｕは、３ス
テートバッファ３０を紅白して第２の座標変換回路２０
内の加算器１４のへ入力に入る。ここで、第２の座標変
換回路２０のｄレジスタ１１の代わりにＵ出力を用い、
他のｅレジスタ１２及びｆレジスタ１３は、前述した座
標変換動作用として用いることにすると、該座標変換回
路２０の出力■に×２関数が出力される。

第３図はＸ方向要素ｉ＝６の簡略化した場合の各部の動
作を示すタイミングチャートである。図において１γ１
はＹ同期信号、石はＸ同期信号、ＸＣは画素クロックで
ある。第３図の（ａ）が×２モードにお−ける第２の座
標変換回路２０の動作を示している。ｄレジスタ１１は
無視され、当初ｅレジスタ１２に−ｉ２　（−−３６＞
が、ｆレジスタ１３にｉ２　（−３６）が与えられてい
る。加算器１４の８入力はＹ同期信号ＹＳが立上る前の
レジスタ１５の出力３６が与えられているので、加算器
１４のＦ出力（Ａ＋８＞はＯである。次の画素クロック
ＸＣで第１の座標変換回路１０から１次関数（２Ｘ＋１
　＞が送られてくる。当初はＸ−ＯであるのでＬＩ＝１
となる。このとき、加算器１４のＢ入力は前回のＦ出力
０がレジスタ１５を介して与えられているのでｏ１従っ
て今回のＦ出力は Ａ＋Ｂ＝１　＋Ｏ−１ となりＦ−１゜次の画素クロックでＵ＝２Ｘ＋１＝３　
（Ｘ＝１　＞が送られてくる。レジスタ１５は前回のＦ
出力を保持しているので１、従って、このときのＦ出力
は △＋８＝３＋１−４ となりＦ＝４゜以下、同様の操作を操り返す。この結果
、レジスタ１５の出力ＶはＸデータに関する２乗値とな
っていることがわかる。

（ロ）ＸＹ関数モード 座標（Ｘ、Ｙ）の右隣の座標（Ｘ＋１．Ｙ）の要素にお
いて、Ｘ座標とＹ座標の積は （Ｘ＋１　）Ｙ＝ＸＹ＋Ｙ となる。そこで、画素クロックごとにＹを累算すれば×
Ｙ関数を発生させることができる。

今、第１の座標変換回路１０でその出力ＵがＵ＝Ｙ なる関数を発生させる。３ステートバッファ３０がイネ
ーブル状態の下で、第１の座標変換回路１０の出力Ｕは
第２の座標変換回路２０内の加算器１４の△入力に入る
。ここで、第２の座標変換回路２０のｄレジスタ１１０
代わりにＵ出力を用い、他のｅレジスタ１２をＯに、ｆ
レジスタ１３を無視し、座標変換動作を行わせると、該
座標変換回路２０の出力■に×Ｙ関数が出力される。

第３図のくｂ）が、ＸＹ関数モードにおける第２の座標
変換回路２０の動作を示している。Ｙ−０の状態ではＶ
出力はＯである。次にＹ−１になると加算器はこの１と
８入力のＯとを加算し、そのＦ出力は Ａ＋８＝１　＋Ｏ＝１ となりＦ−１゜次の画素クロックで加算器１４の出力は △＋Ｂ＝１−１−２ となりＦ−２゜以下、同様の操作を繰り返し、レジスタ
１５からはＦ出力が１クロツク遅れて出力される。この
結果、レジスタ１５の出力はＸ−Ｙ値を示していること
がわかる。

（ハ）Ｙ２関数モード 座＋１ｆｉ（Ｘ、Ｙ）の次のラインの座ＩＭ　（Ｘ、　
Ｙ＋１　＞の１ｉ！ｉｉ素において、Ｙ座標の２乗は（
Ｙ＋１　）　２＝Ｙ２＋２Ｙ＋１ となる。そこで１ラインごとに２Ｙ＋１を累算すればＹ
２関数を発生させることができる。今、第１の座標変換
回路１０でＵ＝２Ｙ＋１なる関数を発生させ、第２の座
標変換回路２０において、Ｘ開明信号Ｘｓごとに係数ｅ
を加算する代わりに３ステートバッファ３０をイネーブ
ルとしてＵ−２Ｙ＋１を加算すればレジスタ１５の出力
■にＹ２関数が出力される。

第４図（９）がＹ２関数モードにおける第２の座標変換
回路２０の動作を示す図である。このモードにおいては
、当初ｄレジスタ１１が０、ｅレジスタ１２が無視、ｆ
レジスタ１３が１に設定されている。レジスタ１５のＶ
出力がＹ２の値になっていることがわかる。

（ニ）Ｘ２＋ＸＹモード ２次関数は、上述した３種類に限るものではなく、これ
らを組合わせた関数も発生させることができるａ座標（
Ｘ、Ｙ）の右隣の座標（Ｘ＋１゜Ｙ）の画素において（
Ｘ＋１）２と（Ｘ＋１）・Ｙの和を求めると （Ｘ＋１　　）　　２　＋　　（Ｘ＋１　　）　　・　
Ｙ＝Ｘ２　　＋ＸＹ＋２Ｘ＋Ｙ＋１ となる、そこで、画素クロックごとに２Ｘ＋Ｙ＋１を累
ｎすれば、Ｘ２　＋ＸＹ関数を発生させることができる
。

今、第１の座標変換回路１０でＵ−２Ｘ＋Ｙ＋１なる関
数を発生させ、画素クロックごとに係数ｄを加算する代
わりに３ステートバッファ３０をイネーブルとしてｔＪ
−２Ｘ＋Ｙ＋１を加算すればレジスタ１５の出力Ｖに開
数Ｘ２　＋ＸＹ＠ｌることができる。第４図（ｂ）はＸ
２　＋ＸＹ関敗モードにおける第２の座標変換回路２ｏ
の動作を示す図である。この場合、ｄレジスタ１１とｆ
レジスタ１３はＷＡ視され、当初ｅレジスタ１２のみ０
にセットされる。レジスタ１５の出力■がＸ２　＋ＸＹ
値をとっていることがわかる。

以上、２次ＩＩｌ＠の発生動作について詳しく説明した
。上述の説明においては、各座標変換回路１０．２ｏ中
の加算器４．１４として加算器を用いたがＡＬＬＪ（論
理演算ユニット）を用いてもよい。

第５図は、本発明の他の実施例を示す構成ブロック図で
ある。図に示す装置は、第１及び第２の座標変換回路５
０．６０に加えて、第３の座標変換回路７０を付加した
ものである。即ち、第１及び第２の座標変換回路５０．
６０の出力Ｕ、■をそれぞれ３ステートバッファ３１．
３２を介して第３の座標変換回路７０の六入力に接続し
ている。

このように構成された回路において、第１の座標変換回
路５０でＸ座標の変化分を計算し、画素クロック×Ｃご
とに加算し、第２の座標変換回路６０でＹ座標の変化分
を計算し、Ｘ同期信号ＸＳごとに加算することにより、
任意の２次関数を発生させることができる。第３の座標
変換回路７０の出力Ｗからは任意の２次関数が出力され
る。

第６図はＸ２　＋ＸＹ＋Ｙ２なる２次関数を発生させる
場合の第３の座標変換回路７０の動作を示す図である。

第１の座標変換回路５０からはＵ＝２Ｘ＋Ｙ＋１が出力
され、第２の座標変換回路６０からはＶ＝−４Ｙ−３５
が出力される。当初ｄレジスタとｅレジスタは無視され
、ｆレジスタが３１に設定される。レジスタの出力Ｗが
×２＋×Ｙ＋Ｙ２値をとっていることがわかる。このよ
うに、任意の２次関数が発生できれば、第７図に示すよ
ような画像の幾何学的歪の補正のための座標として用い
ることができる。

第８図は、本発明の他の実施例を示す溝底図である。２
個の座標変換回路８０．９０の出力Ｕ。

■を？Ｊ算器１００で割るようにする。割算器１００の
出力Ｗは次式で与えられる。

Ｗ−Ｕ／Ｖ 高速演算を行う場合には、割算器１００としてＲＯＭを
用いることができる。図に示す回路によれば、パイリニ
ア（ｂｉ　ｌ　１ｎｅｎｒ、）関数を発生させることが
できる。この結果、画像のたる形歪及び糸巻形歪の補正
を行うための座標 Ｖ＋　−（ａＸ＋ｂＹ＋ｃ） ／（ｄＸ＋ｅＹ＋ｆ） Ｖ　ｚ　−（Ｑ　Ｘ　＋　ｈ　Ｙ　＋　ｉ　）／　（ｄ
Ｘ＋ｅＹ＋ｆ） を発生させることができる。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、１次
元の変換を行う座標変換回路を２個設け、これら座標変
換回路を３ステートバッファを介して接続することによ
り、１次関数乃至は２次関数を発生させることができ、
第２の発明によれば座標変換回路を３組用意することに
より任意の２次関数を発生させることができる。本発明
によればハードウェアにより関数を発生させることがで
きるので、高速処理ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示″ＩｊｒＲ成ブロック図
、第２図は座標変換回路の動作を説明するための図、第
３図、第４図は本発明の詳細な説明するための図、第５
図は本発明の他の実施例を示す構成ブロック図、第６図
は本発明の詳細な説明するための図、第７図は幾何学的
歪補正を説明するための図、第８図は本発明の応用例を
示す図である。 １〜３．１１〜１３．５．１５・・・レジスタ４．１４
・・・加算器 １０．２０．５０．６０．７０．８０．９０・・・座標
変換回路

Claims (2)

【特許請求の範囲】
1. （１）ラスタスキャン型画像処理装置からの同期信号に
   対応して係数ａ、ｂ、ｃに関連する３種のデータ入力の
   １つを選択する選択手段と、この選択手段からの出力を
   その一方の入力とする２入力の加算器と、この加算器か
   らの出力を保持しその出力が前記加算器の他方の入力と
   なるレジスタとを備え、画像走査位置のＸ、Ｙ座標に対
   応して前記レジスタからａＸ＋ｂＹ＋ｃを出力するよう
   に構成した座標変換回路を３ステートバッファを介して
   ２組接続し、前記３ステートバッファがイネーブル状態
   にあるときには２次関数を、３ステートバッファがディ
   スエーブル状態にあるときには、各座標変換回路からそ
   れぞれ１次関数を発生させるように構成したことを特徴
   とする幾何関数発生回路。
2. （２）ラスタスキャン型画像処理装置からの同期信号に
   対応して係数ａ、ｂ、ｃに関連する３種のデータ入力の
   １つを選択する選択手段と、この選択手段からの出力を
   その一方の入力とする２入力の加算器と、この加算器か
   らの出力を保持しその出力が前記加算器の他方の入力と
   なるレジスタとを備え、画像走査位置のＸ、Ｙ座標に対
   応して前記レジスタからａＸ＋ｂＹ＋ｃを出力するよう
   に構成した座標変換回路を３組用意し、第１及び第２の
   座標変換回路の出力を第３の座標変換回路の入力とする
   ことにより任意の２次関数を発生させるように構成した
   ことを特徴とする幾何関数発生回路。