JPS6180596A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS6180596A JPS6180596A JP59202303A JP20230384A JPS6180596A JP S6180596 A JPS6180596 A JP S6180596A JP 59202303 A JP59202303 A JP 59202303A JP 20230384 A JP20230384 A JP 20230384A JP S6180596 A JPS6180596 A JP S6180596A
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- Japan
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- electric potential
- misfet
- potential
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- Granted
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- 239000006185 dispersion Substances 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳＦＥＴによシ構成されるメモリ回路に適
したセンスアンプ回路に関する。
したセンスアンプ回路に関する。
近年、ＭＩＳＦＥＴによるダイナミックメモリ回路にお
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、２つの論理レベルに対応する２つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、２つの論理レベルに対応する２つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
しかしながら、従来のＭＩ ５ＦＥＴ集積回路では電流
゛ の違いを効果的に検出できる回路は知られていなか
った・このため、従来は抵抗を用いて電流を電圧に変換
し、電位の違いを検出するセンスアンプを用いて２つの
状態のうちいずれにあるかを検出していた（アイ・イー
・イー・イー・トランスアクション・オン・エレクトロ
ン・デパイセズ（ｆＥＥＥ Ｔｒｔｎｓ、 ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｌｅｅｓ ｖｏｌ、ＥＤ−２９（
１９８２）７０７〜７１４））。この場合の２つの状態
の電流差をΔ工、また電流を流す抵抗をＲとすると、得
られる電位差ΔＶとΔＩ、Ｒとの間には、オームの法則
よυ次の関係が成立する。
゛ の違いを効果的に検出できる回路は知られていなか
った・このため、従来は抵抗を用いて電流を電圧に変換
し、電位の違いを検出するセンスアンプを用いて２つの
状態のうちいずれにあるかを検出していた（アイ・イー
・イー・イー・トランスアクション・オン・エレクトロ
ン・デパイセズ（ｆＥＥＥ Ｔｒｔｎｓ、 ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｌｅｅｓ ｖｏｌ、ＥＤ−２９（
１９８２）７０７〜７１４））。この場合の２つの状態
の電流差をΔ工、また電流を流す抵抗をＲとすると、得
られる電位差ΔＶとΔＩ、Ｒとの間には、オームの法則
よυ次の関係が成立する。
ΔＶ＝ＲＸ ΔＩ
従って、大きな電位差を得るためには抵抗値Ｒを大きく
しなければならない。
しなければならない。
しかしながら、ＭＸＳ集積回路では抵抗を精度良く作成
するのは困難でちゃ、特に大きな抵抗のものの作成は難
かしい。したがってＭＩＳ集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
するのは困難でちゃ、特に大きな抵抗のものの作成は難
かしい。したがってＭＩＳ集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
本発明は、この点に鑑み、電流の違いを検出するのに特
に適したセンスアンプ回路を提供することを目的とする
。
に適したセンスアンプ回路を提供することを目的とする
。
ｃ問題点を解決する丸めの手段〕
本発明は一端を第１の電源２０に接続し他端を第１の出
力端子１５に接続した第１の負荷素子（ＭＩＳＦＥＴ）
１と、ドレイン電極を前記第１の出力端子１５に接続
しソース電極を第２の電源２１に接続した第１のＭＩＳ
ＦＥＴ ２と、一端を前記第１電源２０に接続し他端を
第２の出力端子１６に接続した第２の負荷素子（ＭＩＳ
ＦＥＴ） ３と、ドレイン直積を前記第２の出力端子１
６に接続しソース電極を前記第２の電源２１に接続した
第２のＭＩＳＦＥＴ ４と、一端を前記第１の電源２０
に接続し他端を第１の接続点２２に接続した第３の負荷
素子（ＭｚｓｐＥｒ） ５と、ドレイン電極を前記第１
の接続点２２に接続し？−）電極を前記第１の出力端子
１５に接続し、ソース電極を前記第２の電源２１に接続
した第３のＭＩＳＦＥＴ ６と、一端を前記第一の電源
２０に接続し他端を第２の接続点２３に接続した第４の
負荷素子（ＭＩＳＦＥＴ） ７と、ドレイン−極を前記
第２の接続点２３に接続しゲート電極を＠２第２の出力
端子１６に接続しソース電極を前記第２の電源２１に接
続した第４のＭＩＳＦＥＴ ８と、ドレイン電極を前記
第１のＭＩＳＦＥＴ２のゲート電１に接続し？−）電極
を前記第２の接続点２３に接続しソース電極を第１の入
力端子１３に接続した第５のＭｌｓＦＥＴ ９と、ドレ
イン電（１メを前記第２のＭＩＳＦＥＴ ４のゲート電
極に接続し、ゲート電極を前記第１の接続点２２に接続
しソース電極を第２の入力端子１４に接続した第６のＭ
ＩＳＦＥＴ １０と、ドレイン電極を前記第１の電源２
０に接続しゲート電極をクロック入力端子１９に接続し
ソース電極を前記第１ ）ＭＩＳＦＥＴ ２ ノｒ −
ト’！極に接続した第７ ＯＭＩＳＦＥＴ１１と、ドレ
イン電極を前記第１の電源２ｏに接続しゲート電極を前
記クロック入力端子１９に接続しソース電極を前記第２
のＭＩＳＦＥＴ ４のゲート電極に接続した第８のＭＩ
ＳＦＥＴ １２とを具備することを特徴とするセンスア
ンプ回路である。
力端子１５に接続した第１の負荷素子（ＭＩＳＦＥＴ）
１と、ドレイン電極を前記第１の出力端子１５に接続
しソース電極を第２の電源２１に接続した第１のＭＩＳ
ＦＥＴ ２と、一端を前記第１電源２０に接続し他端を
第２の出力端子１６に接続した第２の負荷素子（ＭＩＳ
ＦＥＴ） ３と、ドレイン直積を前記第２の出力端子１
６に接続しソース電極を前記第２の電源２１に接続した
第２のＭＩＳＦＥＴ ４と、一端を前記第１の電源２０
に接続し他端を第１の接続点２２に接続した第３の負荷
素子（ＭｚｓｐＥｒ） ５と、ドレイン電極を前記第１
の接続点２２に接続し？−）電極を前記第１の出力端子
１５に接続し、ソース電極を前記第２の電源２１に接続
した第３のＭＩＳＦＥＴ ６と、一端を前記第一の電源
２０に接続し他端を第２の接続点２３に接続した第４の
負荷素子（ＭＩＳＦＥＴ） ７と、ドレイン−極を前記
第２の接続点２３に接続しゲート電極を＠２第２の出力
端子１６に接続しソース電極を前記第２の電源２１に接
続した第４のＭＩＳＦＥＴ ８と、ドレイン電極を前記
第１のＭＩＳＦＥＴ２のゲート電１に接続し？−）電極
を前記第２の接続点２３に接続しソース電極を第１の入
力端子１３に接続した第５のＭｌｓＦＥＴ ９と、ドレ
イン電（１メを前記第２のＭＩＳＦＥＴ ４のゲート電
極に接続し、ゲート電極を前記第１の接続点２２に接続
しソース電極を第２の入力端子１４に接続した第６のＭ
ＩＳＦＥＴ １０と、ドレイン電極を前記第１の電源２
０に接続しゲート電極をクロック入力端子１９に接続し
ソース電極を前記第１ ）ＭＩＳＦＥＴ ２ ノｒ −
ト’！極に接続した第７ ＯＭＩＳＦＥＴ１１と、ドレ
イン電極を前記第１の電源２ｏに接続しゲート電極を前
記クロック入力端子１９に接続しソース電極を前記第２
のＭＩＳＦＥＴ ４のゲート電極に接続した第８のＭＩ
ＳＦＥＴ １２とを具備することを特徴とするセンスア
ンプ回路である。
以下本発明の一実確例をｇ１図に従って説明する。以下
実施例ではＭＱ ５ＦＥＴについて説明するが、一般に
ＭＩＳＦＥＴについて適用できるのはいうまでもない。
実施例ではＭＱ ５ＦＥＴについて説明するが、一般に
ＭＩＳＦＥＴについて適用できるのはいうまでもない。
第１図において、７″グレッシ、ｌ／型のＭＯＳＦＥＴ
１．３及び５，７は２端子の負荷素子として動作する。
１．３及び５，７は２端子の負荷素子として動作する。
ＭＯＳＦＥＴ １ 、３１’：ｊ−ｔしく’しＭＯＳＦ
ＥＴ ２ 、４ ト共に、インバータを構成する。ＭＯ
ＳＦＥＴ １ 、３及びＭＯＳＦＥＴ ２ 、４とはそ
九ぞれ電気的特性の整合がとられている。
ＥＴ ２ 、４ ト共に、インバータを構成する。ＭＯ
ＳＦＥＴ １ 、３及びＭＯＳＦＥＴ ２ 、４とはそ
九ぞれ電気的特性の整合がとられている。
待機時にはクロック入力端子１９にはＭＯＳＦＥＴ １
１と１２とを４通させるｒｔ位が印加されており、この
結果ＭＯ８ＦＥＴ ２と４とのゲート電極が接続されて
いる接続点２４と２５との電位は電源２０の′ｄ位ｖＤ
Ｄにほぼ等しく 、ＭＯＳＦＥＴ ２と４とは共に導通
している。このため、出力端子１５と１６には共に電源
２１の電位Ｖｌｌｌｌにほぼ等しい電位があられれる。
１と１２とを４通させるｒｔ位が印加されており、この
結果ＭＯ８ＦＥＴ ２と４とのゲート電極が接続されて
いる接続点２４と２５との電位は電源２０の′ｄ位ｖＤ
Ｄにほぼ等しく 、ＭＯＳＦＥＴ ２と４とは共に導通
している。このため、出力端子１５と１６には共に電源
２１の電位Ｖｌｌｌｌにほぼ等しい電位があられれる。
動作時にはクロック入力端子１９にＭＯＳＦＥＴ １１
と１２を遮断させる電位を印加する。入力端子１３と１
４には比較すべき電流が加えられていて、これらの電流
はそれぞれ接続点２４の浮遊容量１７及び接続点２５の
浮遊容量１８を放電する。この結果、接続点２４と２５
との電位は電源２１の電位ＶａＳに同って変化する。こ
こで浮遊容量１６と１７との値は等しいものとする。一
般にＭＯ８ＦＥＴ集積回路において、容量値は幾可学的
形状によシはぼ決定されるので抵抗値に比較しはるかに
制御が容易である。従って、この条件は容易に満たすこ
とができる。
と１２を遮断させる電位を印加する。入力端子１３と１
４には比較すべき電流が加えられていて、これらの電流
はそれぞれ接続点２４の浮遊容量１７及び接続点２５の
浮遊容量１８を放電する。この結果、接続点２４と２５
との電位は電源２１の電位ＶａＳに同って変化する。こ
こで浮遊容量１６と１７との値は等しいものとする。一
般にＭＯ８ＦＥＴ集積回路において、容量値は幾可学的
形状によシはぼ決定されるので抵抗値に比較しはるかに
制御が容易である。従って、この条件は容易に満たすこ
とができる。
今、仮に入力端子１３に加えられている電流の方が、入
力端子１４に加えられている電流よシ大きいとする。こ
の場合接続点２４の電位は接続点２５の電位よシ速く変
化する。この結果、やがてＭＯＳＦＥＴ２が遮断し、出
力端子１５の電位が電源２０の′社位’ｌ’ＤＤになる
。これによｐ ＭＯＳＦＥＴ ６が導通し、接続点２２
の電位が電源２１の電位Ｍｉｌ１１にほぼ等しくなｐ
ＭＯＳＦＥＴ １０を遮断する。この結果接続点２５の
電位は変化しなくなシ、ＭＯＳＦＥＴ ４は導通したま
まに保たれ、出力端子１６の電位はＶ＋＋ｓＫ近い電位
に保たれる。このようにして、接続点１５の電位がＶＤ
Ｄ％接続点１６の電位が’／ａｇに近い値となシ、入力
漏子１３に加えられている電流の方が大きいことが検出
できる。
力端子１４に加えられている電流よシ大きいとする。こ
の場合接続点２４の電位は接続点２５の電位よシ速く変
化する。この結果、やがてＭＯＳＦＥＴ２が遮断し、出
力端子１５の電位が電源２０の′社位’ｌ’ＤＤになる
。これによｐ ＭＯＳＦＥＴ ６が導通し、接続点２２
の電位が電源２１の電位Ｍｉｌ１１にほぼ等しくなｐ
ＭＯＳＦＥＴ １０を遮断する。この結果接続点２５の
電位は変化しなくなシ、ＭＯＳＦＥＴ ４は導通したま
まに保たれ、出力端子１６の電位はＶ＋＋ｓＫ近い電位
に保たれる。このようにして、接続点１５の電位がＶＤ
Ｄ％接続点１６の電位が’／ａｇに近い値となシ、入力
漏子１３に加えられている電流の方が大きいことが検出
できる。
第１図の回路に於て、出力端子１５の電位がｖＤＤにな
シ、接続点２２の電位をＶＢ２に近い電位とし、ＭＯＳ
ＦＥＴ １０を遮断した後も、ＭＯＳＦＥＴ １０のリ
ーク′成流が大きいときは、少しずつ容量１８が放′亀
され、充分時間が経った後にはＭＯＳＦＥＴ ４が、ａ
ｌｌ′ｒシてしまい、出力端子１６の電位が出力端子１
５の電位と等しくｖＤＤになってしまうことが考えられ
る。
シ、接続点２２の電位をＶＢ２に近い電位とし、ＭＯＳ
ＦＥＴ １０を遮断した後も、ＭＯＳＦＥＴ １０のリ
ーク′成流が大きいときは、少しずつ容量１８が放′亀
され、充分時間が経った後にはＭＯＳＦＥＴ ４が、ａ
ｌｌ′ｒシてしまい、出力端子１６の電位が出力端子１
５の電位と等しくｖＤＤになってしまうことが考えられ
る。
このようにリーク電流が大きい時も動作する回路の構成
を第２図に示す。第２図の回路は、第１図の回路のＭＯ
ＳＦＥＴ １１ 、１２と並列にそれぞれＭＯＳＦＥＴ
３１と３２とが付は加えられている。第１図の回路と同
様に、仮に入力端子１３に加えられている電流の方が入
力端子１４に加えられている電流よυも大きいとする。
を第２図に示す。第２図の回路は、第１図の回路のＭＯ
ＳＦＥＴ １１ 、１２と並列にそれぞれＭＯＳＦＥＴ
３１と３２とが付は加えられている。第１図の回路と同
様に、仮に入力端子１３に加えられている電流の方が入
力端子１４に加えられている電流よυも大きいとする。
待機状態に於ては出力端子１５ 、１６の電位はＶＳＳ
にほぼ等しいのでＭＯＳＦＥＴ ３１と３２とは共に遮
断されている。ＭＯＳＦＥＴ １１と１２を遮断し回路
を動作状態にし、やがてＭＯＳＦＥＴ ２がｉ＠Ｌ出力
端子１５ノ電位がＶＤＤにｆｘッた時、ＭＯＳＦＥＴ
１０が遮断されると同時にＭＯＳＦＥＴ ３２が導通す
る。この結果接続点２５の電位はＶＤＤまで引き上げら
れ、以降この値を保つ。このためＭＯＳＦＥＴ １０の
リーク電流の有無にかかわらず、ＭＯＳＦＥＴ ４は導
通状態に保たれる。
にほぼ等しいのでＭＯＳＦＥＴ ３１と３２とは共に遮
断されている。ＭＯＳＦＥＴ １１と１２を遮断し回路
を動作状態にし、やがてＭＯＳＦＥＴ ２がｉ＠Ｌ出力
端子１５ノ電位がＶＤＤにｆｘッた時、ＭＯＳＦＥＴ
１０が遮断されると同時にＭＯＳＦＥＴ ３２が導通す
る。この結果接続点２５の電位はＶＤＤまで引き上げら
れ、以降この値を保つ。このためＭＯＳＦＥＴ １０の
リーク電流の有無にかかわらず、ＭＯＳＦＥＴ ４は導
通状態に保たれる。
以上各実施例に於て、容ｉ１７．１８として浮遊容量を
考えたが、これは必要に応じて別に容量素子を付は加え
ても構わない。また実゛際に出力を発生させる回路とし
てはＭＯＳＦＥＴ １と２またＭＯＳＦＥＴ３と４から
なる単純なインバータ回路を用いているが、これはよ）
利得の高いカスコード増幅回路やシュミット・トリガ回
路を用いた方が良い特性が得られる場合がおる。
考えたが、これは必要に応じて別に容量素子を付は加え
ても構わない。また実゛際に出力を発生させる回路とし
てはＭＯＳＦＥＴ １と２またＭＯＳＦＥＴ３と４から
なる単純なインバータ回路を用いているが、これはよ）
利得の高いカスコード増幅回路やシュミット・トリガ回
路を用いた方が良い特性が得られる場合がおる。
以上述べた如く、本発明によれば、電流差を、抵抗を通
して電位差に変抗することなしに検出。
して電位差に変抗することなしに検出。
増幅でき、抵抗値のばらつきの影響を受けない電流値検
出型のセンスアンプ回路を得ることができるので、電流
検出型のメモリセルを用いたＭＩＳメモリにおいて大き
な効果がある。
出型のセンスアンプ回路を得ることができるので、電流
検出型のメモリセルを用いたＭＩＳメモリにおいて大き
な効果がある。
第１図、第２図はいずれも本発明の実施例を示す回路図
である・ １．２．３，４，５，６，７，８．９，１０，１１，１
２．３１゜３２・・・ＭＯＳＦＥＴ、 １３ 、１４・
・・入力端子。１５ 、１６・・・出力端子。１７．１
８・・・容量。１９・・・クロック入力端子。 ２０ 、２１・・・電諒Ｇ
である・ １．２．３，４，５，６，７，８．９，１０，１１，１
２．３１゜３２・・・ＭＯＳＦＥＴ、 １３ 、１４・
・・入力端子。１５ 、１６・・・出力端子。１７．１
８・・・容量。１９・・・クロック入力端子。 ２０ 、２１・・・電諒Ｇ
Claims (1)
- （１）一端を第１の電源に接続し他端を第１の出力端子
に接続した第１の負荷素子と、ドレイン電極を前記第１
の出力端子に接続しソース電極を第２の電源に接続した
第１のＭＩＳＦＥＴと、一端を前記第１の電源に接続し
他端を第２の出力端子に接続した第２の負荷素子と、ド
レイン電極を前記第２の出力端子に接続しソース電極を
前記第２の電源に接続した第２のＭＩＳＦＥＴと、一端
を前記第１の電源に接続し他端を第１の接続点に接続し
た第３の負荷素子と、ドレイン電極を前記第１の接続点
に接続しゲート電極を前記第１の出力端子に接続し、ソ
ース電極を前記第２の電源に接続した第３のＭＩＳＦＥ
Ｔと、一端を前記第一の電源に接続し他端を第２の接続
点に接続した第４の負荷素子と、ドレイン電極を前記第
２の接続点に接続しゲート電極を前記第２の出力端子に
接続しソース電極を前記第２の電源に接続した第４のＭ
ＩＳＦＥＴと、ドレイン電極を前記第１のＭＩＳＦＥＴ
のゲート電極に接続しゲート電極を前記第２の接続点に
接続しソース電極を第１の入力端子に接続した第５のＭ
ＩＳＦＥＴと、ドレイン電極を前記第２のＭＩＳＦＥＴ
のゲート電極に接続しゲート電極を前記第１の接続点に
接続しソース電極を第２の入力端子に接続した第６のＭ
ＩＳＦＥＴと、ドレイン電極を前記第１の電源に接続し
ゲート電極をクロック入力端子に接続しソース電極を前
記第１のＭＩＳＦＥＴのゲート電極に接続した第７のＭ
ＩＳＦＥＴと、ドレイン電極を前記第１の電源に接続し
ゲート電極を前記クロック入力端子に接続しソース電極
を前記第２のＭＩＳＦＥＴのゲート電極に接続した第８
のＭＩＳＦＥＴとを具備することを特徴とするセンスア
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202303A JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202303A JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180596A true JPS6180596A (ja) | 1986-04-24 |
| JPH0746502B2 JPH0746502B2 (ja) | 1995-05-17 |
Family
ID=16455307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202303A Expired - Lifetime JPH0746502B2 (ja) | 1984-09-27 | 1984-09-27 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746502B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
-
1984
- 1984-09-27 JP JP59202303A patent/JPH0746502B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746502B2 (ja) | 1995-05-17 |
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